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电子发烧友网>电子资料下载>可编程逻辑>FPGA/ASIC>Verilog教程之Verilog HDL高级程序设计举例

Verilog教程之Verilog HDL高级程序设计举例

2020-12-09 | rar | 18.03 MB | 次下载 | 免费

资料介绍

个四位串行加法器由4个全加器构成。全加器是串行加法器的子模块,而全加器是由基本的逻辑门构成,这些基本的逻辑门就是所说的叶子模块。这个设计中运用叶子模块(基本逻辑门)搭建成子模块(全加器),再用子模块搭建成所需要的电路(串行加法器)。显然, Bottom-Up的设计方法没有明显的规律可循,主要依靠设计者的实践经验和熟练的设计技巧,用逐步试探的方法最后设计出一个完整的数字系统。系统的各项性能指标只有在系统构成后才能分析测试。此种设计方法常用于原理图的设计中,相比于其它方法此种方法对于实现各个子模块电路所需的时间较短。

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