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电子发烧友网>电子资料下载>可编程逻辑>FPGA/ASIC>Verilog教程之仿真验证与Testbench编写

Verilog教程之仿真验证与Testbench编写

2020-12-09 | rar | 44.45 MB | 次下载 | 免费

资料介绍

  仿真,也叫模拟,是通过使用EDA仿真工具,通过输入测试信号,比对输出信号(波形、文本或者VCD文件)和期望值,来确认是否得到与期望所一致的正确的设计结果,验证设计的正确性。

  验证是一个证明设计思路如何实现,保证设计在功能上正确的一个过程。

  验证在 Verilog HDL设计的整个流程中分为4个阶段

  阶段1:功能验证

  阶段2:综合后验证;

  阶段3:时序验证;

  阶段4:板级验证

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