FPGA有哪些常见的错误应该如何解决

资料大小: 未知

所需积分: 0

下载次数:

用户评论: 0条评论,查看

上传日期: 2020-10-28

上 传 者: 易水寒他上传的所有资料

资料介绍

标签:HDL(158)Verilog(619)fpga(11774)

QuartusII常见错误

1.Foundclock-sensiTIvechangeduringacTIveclockedgeatTIme《TIme》onregister“《name》”

原因:vectorsourcefile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。

措施:编辑vectorsourcefile

2.VerilogHDLassignmentwarningat《location》:truncatedwithsize《number》tomatchsizeoftarget(《number》原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数

3.Allreachableassignmentstodata_out(10)assign‘0’,registerremovedbyoptimization

原因:经过综合器优化后,输出端口已经不起作用了

用户评论

查看全部 条评论

发表评论请先 , 还没有账号?免费注册

发表评论

用户评论
技术交流、我要发言! 发表评论可获取积分! 请遵守相关规定。
上传电子资料