资料介绍
本设计为24 小时时钟设计, 具有时、分、秒计数显示功能, 以24 小时循环计时的时钟电路;具有时、分校准以及清零的功能。
本设计采用EDA技术,以硬件描述语言VHDL为系统逻辑描述手段设计文件,在 QUARTUⅡS工具软件环境下,采用自顶向下的设计方法,由各个基本模块共同构建了一个基于FPGA的数字钟。
系统由主控模块、分频模块、译码模块以及显示组成。经编译和仿真所设计的程序,在可编程逻辑器件上下载验证, 本系统能够完成时、分、秒的分别显示,由按键输入进行数字钟的清零功能。
本设计主要研究基于FPGA的数字钟,要求时间以24 小时为一个周期, 显示时、分、秒。采用10KHZ的基准信号产生1S的基准时间, 秒的个位加到10 就向秒的十位进一,秒的十位加到6 就向分的个位进一,分的个位加到10 就向分的十位进一, 分的十位加到6 就向时进一。该时钟具有清零功能, 可以对时、分及秒进行清零,为了保证计时的稳定及准确须由晶体振荡器提供时间基准信号。
该系统是基于FPGA的设计,采用VHDL进行系统功能描述, 采用自顶向下的设计方法,用 QUARTUⅡS软件进行仿真测试。
振荡器产生稳定的高频脉冲信号, 作为数字钟的时间基准, 然后经过分频器输出标准秒脉冲。秒的个位到9 时,十位加1,同时个位归零,若十位为5 时,则十位也归零;分和秒一致;时的个位到9 时,十位小于2 时加1,同时个位归零,若个位到3,十位为2 时,则个位和十位都归零。
一般说来,一个比较大的完整的项目应该采用层次化的描述方法: 分为几个较大的模块,定义好各功能模块之间的接口,然后各个模块再细分去具体实现,这就是 TOP DOW(N自顶向下)的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征, 可以不涉及实现工艺, 因此还可以在厂家综合库的支持下, 利用综合优化工具将高层次描述转换成针对某种工艺优化的网络表,使工艺转化变得轻而易举。CPLD/FPGA系统设计的工作流程如图
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