FPGA设计中有哪些基本问题学习课件详细说明

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上传日期: 2020-09-08

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资料介绍

标签:触发器(831)PLD(176)fpga(11487)

  建立时间和保持时间建立时间( setup time)是指在触发器时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器

  保持时间( hold TIme)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求

  FPGA中的冒险现象

  ●信号在FGA器件内部通过连线和逻辑单元时,都有一定的延时。

  ●信号的高低电平转换也需要一定的过渡时间。

  ●由于存在这两方面因素,多路信号的电平值发生变化时,在信号变化的瞬间,组合逻辑的输出有先后顺序,并不是同时变化,往往会出现些不正确的尖峰信号,这些尖峰信号称为“毛刺”。如果一个组合逻辑电路中有“毛刺”出现,就说明该电路存在“冒险”。

  ●(与分立元件不同,由于PLD内部不存在寄生电容电感,这些毛刺将被完整的保留并向下一级传递,因此毛刺现象在PLD、FPGA设计中尤为突出)

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