Verilog HDL那些事儿建模篇PDF电子书免费下载

资料大小: 8.61 MB

所需积分: 0

下载次数:

用户评论: 0条评论,查看

上传日期: 2019-12-31

上 传 者: 易水寒他上传的所有资料

资料介绍

标签:HDL(137)Verilog(544)fpga(10509)

  学习 Verilog HDL 和 FPGA 之间,始终会出现一组群体,他们都是徘徊在学习的边缘。在他们的心中一直回响着这样的一个问题:“我在学什么,为什么不管我怎么学,我都没有实感 。。。 ” 没错这就是初学 Verilog HDL + FPGA 的心声。

  在众多的Verilog HDL 参考书,隐隐约约会会出现这样的一个“建模”。建模在Verilog HDL的世界里是一个重要的基础,笔者始终无法明白,为什么参考书们怎么都不甘情愿的好好描述它们。“建模”顾名思义就是“模块建立”的省略。FPGA的逻辑资源,好比乐高的积木,要组合乐高就是需要工具,那Verilog HDL就是FPGA建模的工具。

  Verilog HDL 作为“建模”的一个工具,但是没有技巧的使用它们是无法很好的发挥到它。读者们,曾经何时有没有为建模的规划而头疼过?读者们,曾经何时有没有为天书般的源码,想把头去撞墙?到最后的最后,读者们,曾经何时有没有冲动想用一把火把全部东西都烧掉。这些心情笔者也拥有过,而且笔者也干过,这一切的一切都只是一个原因 :

  “没有建模的技巧 。。。 ” 网络上常说学习Verilog HDL 就是要明白什么是RTL级代码,多参考别人写的代码,

  但是前提是“你能不能看懂别人在写什么,别人在设计什么,别人在做什么”。有一句学

  习Verilog HDL 的名言 “参考别人的代码有如半死不活的受折磨”,当你看懂别人在写什么的时候,估计在那之际你已经形成一具行尸走肉,这一切的一切都是:

  “没有建模技巧 。。。 ” 在这里笔者没有攻击他人的意思,笔者始终觉得一个好的设计不仅是自己看得懂,而且还要别人看得懂,设计的表达能力要直接,代码要整齐,建模有结构。 笔者一直觉得可恨,为什么建模技巧作为Verilog HDL的基本功,它甚至比时序分析,功能仿真来得更重要,但是却没有被重视。建模技巧的潜能是难以估计,笔者一直深信拥有建模技巧的建模,Verilog HDL 语言绝对不会亚于其他高级语言,甚至还可以超越它们。关于这一点,这一本笔记已经可以证明。

  很多初学Verilog HDL + FPGA 的朋友会成为徘徊在边缘的一群,主要原因就是他们没有掌握好建模技巧,而形成他们继续前进的一大阻碍。 在这里笔者将自己养成的建模技巧,故笔者称为“低级建模”这一建模技巧。笔者经过一段时间使用后,编辑成为一本笔记。好让许更多初学的朋友越过这一段学习的大障碍。

  说实话,在这本笔记还没有开始之前,笔者正是初到社会之际。那时候的笔者正好是徘徊在学习Verilog HDL + FPGA 的边缘,每天早上七时工作到晚上七时,失去大量的学习热情的同时,再加上无法突破学习的障碍。笔者真的很想很想什么东西都不干,甚至放下笔者所喜爱的学习。 在学习Verilog HDL + FPGA 的时候,笔者有尝试过把头撞墙,表演“狮子”。最后笔者一股劲将所有之前所学的资料,都一把火(Shift + Delete)通通烧掉。好似将所有有关 Verilog HDL + FPGA 的学习回归到零,那种心情笔者到现在还记忆犹新。 在工厂工作一段时间后,不知为何学习的冲动一只从心里深处涌出! 笔者向自己说“好想再一次接触Verilog HDL + FPGA呀,就这样放弃我真的很不甘心 ”。到底是偶然还是冥冥之中,笔者在ourdev上看见了FPGA黑金开发板 。..。.. ( 笔者真的很感谢黑金动力社区的AVIC大大,很感谢他提供了一个给笔者编写这一本笔记的平台) 笔者告诉自己,不会再犯同样的错误,要找出“障碍的原因”。于是笔者开始测试许多不同的实验,最后笔者发现到一个关键的东西,那就是“建模”。笔者为了证实自己的想法是对的,就开始针对“建模”写了一本关于Verilog HDL 建模技巧的思路篇笔记。 之后,想法越来越多,“建模技巧”也越来越成熟。

用户评论

查看全部 条评论

发表评论请先 , 还没有账号?免费注册

发表评论

用户评论
技术交流、我要发言! 发表评论可获取积分! 请遵守相关规定。
上传电子资料

本月热点资料

电子资料热门词

最新资料

下载排行

本周

本月

总榜

行业聚焦