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电子发烧友网>电子资料下载>可编程逻辑>FPGA/ASIC>Verilog HDL的语句及可综合性的详细资料简介

Verilog HDL的语句及可综合性的详细资料简介

2019-08-01 | rar | 0.03 MB | 次下载 | 免费

资料介绍

  可综合设计的特点:

  1、不使用初始化语句。

  2、不使用带有延时的描述。

  3、不使用循环次数不确定的循环语句,如: forever 、while 等。

  4、尽量采用同步方式设计电路。

  5、除非是关键路径的设计,一般不调用门级元件来描述设计的方法,建议采用行为语句来完成设计。

  6、用always 过程块描述组合逻辑,应在信号敏感列表中列出所有的输入信号。

  7、所有的内部寄存器都应该能够被复位,在使用FPGA 实现设计时,应尽量使用器件的全局复位端作为系统总的复位。

  8、在verilog 模块中,任务( task)通常被综合成组合逻辑的形式,每个函数( function )在调用时通常也被综合为一个独立的组合电路模块。

  9、用户自定义原语( UDP)是不可综合的,它只能用来建立门级元件的仿真模型。一般综合工具支持的Verilog HDL 结构

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