VHDL的一些设计基础知识资料免费下载

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标签:vhdl(547)仿真器(254)集成电路(3447)

  一、常用硬件描述语言

  VHDL(Very-High-Speed Integrated Circuit Hardware Description Language):超高速集成电路硬件描述语言,由美国国防部制定,1987年被采纳为IEEE 1076标准,1993年被更新为IEEE 1164标准。

  Verilog:最初由Gateway Design AutomaTIon公司的Phil Moorby在1983年创建。作为Verilog-XL仿真器的内部语言,用于数字逻辑的建模、仿真和验证。1995年,IEEE制定了Verilog HDL的第一个国际标准,即IEEE Std 1364—1995,即Verilog 1.0。

  二、VHDL及其优点

  VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言风格和语法规范类似于一般的计算机高级语言。VHDL的结构特点是将一项工程设计,或称设计实体分成外部(可视部分,端口)和内部(不可视部分,内部功能、算法)两部分。在对一个设计实体定义外部界面后,一旦其内部开发完成后,其他设计就可以直接调用这个实体。这种将设计实体分成内、外部分的概念是VHDL系统设计的基本点。

  应用VHDL 进行工程设计的优点:

  支持自顶向下的设计方法,具有更强的行为描述能力,抽象的行为描述避开了具体器件的结构。

  支持模块化的设计方法,将大规模的设计分解并利用已有的设计模块。

  硬件描述与与具体的器件的结构工艺无关,具有很强的移植能力。

  可通过修改类属语句和子程序调用选择设计的规模与结构。

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