华为的逻辑电平接口设计规范

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上传日期: 2019-09-18

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标签:逻辑门(55)接口(3388)CMOS(2939)

本文档的主要内容详细介绍的是华为的逻辑电平接口设计规范。

  本规范介绍了在硬件开发过程中会涉及到的各类逻辑电平,如 TTL、CMOS、 ECL、LVDS、GTL 等,解释了它们的输入输出特性、各种接口参数以及设计时要注意的问题等。

  制定此规范的目的在于指导研发人员在硬件开发中如何进行逻辑电平接口设计,并同时实现硬件开发的技术资源的共享,从而提高研发人员开发的效率和开发的质量。

  本规范适用于公司所有的产品。

  JEDEC:Joint Electron Device Engineering Council,联合电子设备工程协会。逻辑电平:有 TTL、CMOS、ECL、PECL、GTL;RS232、RS422、LVDS 等。

  逻辑电平的一些概念

  要了解逻辑电平的内容,首先要知道以下几个概念的含义:

  1:输入高电平(VIH): 保证逻辑门的输入为高电平时所允许的最小输入高电平,当输入电平高于 VIH 时,则认为输入电平为高电平。

  2:输入低电平(VIL):保证逻辑门的输入为低电平时所允许的最大输入低电平,当输入电平低于 VIL 时,则认为输入电平为低电平。

  3:输出高电平(VOH):保证逻辑门的输出为高电平时的输出电平的最小值,逻辑门的输出为高电平时的电平值都必须大于此 VOH。

  4:输出低电平(VOL):保证逻辑门的输出为低电平时的输出电平的最大值,逻辑门的输出为低电平时的电平值都必须小于此 VOL。

  5:阀值电平(VT): 数字电路芯片都存在一个阈值电平,就是电路刚刚勉强能翻转作时的电平。它是一个界于 VIL、VIH 之间的电压值,对于 CMOS 电路的阈值电平,基本上是二分之一的电源电压值,但要保证稳定的输出,则必须要求输入高电平》 VIH,输入低电平 VIH 》 VT 》 VIL 》 VOL。

  6:IOH:逻辑门输出为高电平时的负载电流(为拉电流)。

  7:IOL:逻辑门输出为低电平时的负载电流(为灌电流)。

  8:IIH:逻辑门输入为高电平时的电流(为灌电流)。

  9:IIL:逻辑门输入为低电平时的电流(为拉电流)。 扇出能力也就是输出驱动能力,通常用驱动同类器件的数量来衡量。 TTL:扇出能力一般在 10 左右。

  CMOS:静态时扇出能力达 1000 以上,但 CMOS 的交流(动态)扇出能力没有这样高,要根据工作频率和负载电容来考虑决定。限制因素是输入信号上升时间:本身输出电阻和下级输入电容形成积分电路影响输入信号的上升时间(输入信号从低电平上升到 VIH min 所需时间),实际电路当中,尽量使被驱动输入端限制在 10 以内。 ECL:由于 ECL 的工作速度高,考虑到负载电容的影响,ECL 的扇出一般限制在 10 以内。

  门电路输出极在集成单元内不接负载电阻而直接引出作为输出端,这种形式的门称为开路门。开路的 TTL、CMOS、ECL 门分别称为集电极开路(OC)、漏极开路

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