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蜂鸣器音乐程序与最简单蜂鸣器电路图之FPGA学习课程

2018年08月07日 10:35 次阅读

蜂鸣器是一种一体化结构的电子讯响器,采用直流电压供电,广泛应用于计算机、打印机、复印机、报警器、电子玩具、汽车电子设备、电话机、定时器等电子产品中作发声器件。在一般设计中,可利用蜂鸣器检测有些按键是否按下,或者有些功能是否正常等,当然如果足够浪漫,也可以让蜂鸣器演奏音乐。
 

      简单蜂鸣器电路图

本设计使用的是无源蜂鸣器,也可称为声响器,原理电路图如下所示。它没有内部驱动电路,无源蜂鸣器工作的理想信号为方波,如果给直流,蜂鸣器是不响应的,因为磁路恒定,钼片不能震动发音。

根据电路图可知,由于FPGA的驱动能力不够,这里增加了一个三极管来驱动这个无源蜂鸣器。在驱动时,只需要向蜂鸣器发送一定频率的方波,就可以使蜂鸣器发声。那么应该发送怎样的频率呢?具体则可参考下表(音节频率表):

乐曲能连续演奏所需要的两个基本数据是:组成乐曲的每个音符的频率值(音调)和每个音符持续的时间(音长)。因此只要控制FPGA输出到蜂鸣器的激励信号频率的高低和持续时间,就可以使蜂鸣器发出连续的乐曲声。

蜂鸣器音乐程序

在本设计中,由于至芯开发板的晶振为50MHz,所以我们需要一个一个分频模块(PLL)产生一个较低的基准频率(1MHz)。还需要一个空间储存乐谱,由于乐谱是固定的不需要更改,所以我们选择ROM IP 核进行存储。

基准频率1MHz可分频得到所有不同频率的信号。最大的分频比为1_000_000/262/2。既然是音乐,那么就需要节拍,一般采用4拍,即音长为0.25s,所以还需设计一个模块,控制每0.25s,ROM地址加1,。如果需要发送一个低音1并维持1秒,则只需要在ROM的连续四个地址中写入低音1的对应信息即可。

在设计中为了方便在ROM中储存数据,这里数据格式为8’hAB,其中A暂时为三个值1、2、4,分别表示低音、中音、高音。B暂时为七个值1、2、3、4、5、6、7。比如要产生一个低音1,只需在ROM中存储8’h11,如要产生一个高音7,只需在ROM中存储8’h47,以此类推即可。这时,就需要一个解码模块,将ROM中的数据还原成音乐发生器所需要的数据。

设计架构图: 

根据上述的分析,得到如下的架构图:

本设计包括6个模块,PLL模块把50MHz的时钟信号降到1MHz,rom模块存储音乐数据,time_counter是一个计数模块,产生节拍,每到0.25s,输出的TIme_finsh变为一个周期的高电平。并发送给addr_gen模块,产生addr,让rom输出下一个地址的数据。rom输出的数据rom_data输入到decode解码模块,将解码后的数据music_data输入到music_gen模块,通过计数器,如果计数器小于music_data的值,则beep保持不变,否则,beep取反,并且计数器清1,从而产生特定的方波频率。

设计代码: 

TIme_counter模块代码如下:

0   module TIme_counter(clk, rst_n, TIme_finsh);

1                               

2       input clk, rst_n;       //输入1Mhz时钟信号,复位信号

3       output time_finsh;  //输出时间计数标志位(没0.25s变高电平一次)

4       

5       reg [17:0]count;        //计数器count

6       

7       always@(posedge clkor negedge rst_n)

8       begin

9           if(!rst_n)

10              count   <=  18'd0;  //计数器复位

11          else    if(time_finsh)

12              count   <=  18'd0;  //每到0.25s计数器归零

13          else

14              count   <=  count   +   1'd1;   //未到0.25s,计数器继续累加

15      end

16      /*****每到0.25s,time_finsh拉高,表示已经达到0.25s*****/

17      assign time_finsh   =   (count== 18'd249_999)? 1'd1    :   1'd0;

18      /*****用于仿真,因为真正的0.25是会仿真很长*****/

19      //assign time_finsh =   (count == 22'd25_00)? 1'd1  :   1'd0;   

20

21  endmodule

addr_gen模块代码如下:

0   module addr_gen(clk, rst_n, addr, time_finsh);

1                           

2       input clk, rst_n;   //输入1Mhz时钟信号,复位信号

3       input time_finsh;   //输入时间计数标记位(每0.25s变高电平一次)

4       output reg [6:0]addr; //输出给ROM的地址信号

5       

6       always@(posedge clkor negedge rst_n)

7       begin

8           if(!rst_n)

9               addr    <=  7'd0;   //输出给ROM的地址信号复位

10          else    if(time_finsh) //输出给ROM的地址信号自加1(每0.25s自加1)

11              addr    <=  addr    +   1'd1;   

12          else

13              addr    <=  addr;       //未够0.25s,ROM的地址信号不变

14      end

15      

16  endmodule

decode解码模块代码如下:

0   module decode(clk, rst_n, rom_data, music_data);

1                       

2       input clk, rst_n;       //输入1Mhz时钟信号,复位信号

3       input [7:0]rom_data;    //输入的ROM的数据

4       output reg [10:0]music_data;    //输出ROM的解码数据

5       

6       always@(posedge clkor negedge rst_n)

7       begin

8           if(!rst_n)

9               music_data  <=  11'd0;      //输出ROM的解码数据复位

10          else    

11          case (rom_data)

12              8'h11   :   music_data  <=  11'd1911;   //(1Mhz/261.63Hz)/2)=1191   低音1

13              8'h12   :   music_data  <=  11'd1702;   //(1Mhz/293.67Hz)/2)=1702   低音2

14              8'h13   :   music_data  <=  11'd1517;   //(1Mhz/329.63Hz)/2)=1517   低音3

15              8'h14   :   music_data  <=  11'd1431;   //(1Mhz/349.23Hz)/2)=1431   低音4

16              8'h15   :   music_data  <=  11'd1276;   //(1Mhz/391.99Hz)/2)=1276   低音5

17              8'h16   :   music_data  <=  11'd1136;   //(1Mhz/440.00Hz)/2)=1136   低音6

18              8'h17   :   music_data  <=  11'd1012;   //(1Mhz/493.88Hz)/2)=1012   低音7

19              

20              8'h21   :   music_data  <=  11'd939;    //(1Mhz/532.25Hz)/2)=939    中音1

21              8'h22   :   music_data  <=  11'd851;    //(1Mhz/587.33Hz)/2)=851    中音2

22              8'h23   :   music_data  <=  11'd758;    //(1Mhz/659.25Hz)/2)=758    中音3

23              8'h24   :   music_data  <=  11'd716;    //(1Mhz/698.46Hz)/2)=716    中音4

24              8'h25   :   music_data  <=  11'd638;    //(1Mhz/783.99Hz)/2)=638    中音5

25              8'h26   :   music_data  <=  11'd568;    //(1Mhz/880.00Hz)/2)=568    中音6

26              8'h27   :   music_data  <=  11'd506;    //(1Mhz/987.76Hz)/2)=506    中音7

27              

28              8'h41   :   music_data  <=  11'd478;    //(1Mhz/1046.50Hz)/2)=478   高音1

29              8'h42   :   music_data  <=  11'd425;    //(1Mhz/1174.66Hz)/2)=425   高音2

30              8'h43   :   music_data  <=  11'd379;    //(1Mhz/1318.51Hz)/2)=379   高音3

31              8'h44   :   music_data  <=  11'd358;    //(1Mhz/1396.51Hz)/2)=358   高音4

32              8'h45   :   music_data  <=  11'd319;    //(1Mhz/1567.98Hz)/2)=319   高音5

33              8'h46   :   music_data  <=  11'd284;    //(1Mhz/1760.00Hz)/2)=284   高音6

34              8'h47   :   music_data  <=  11'd253;    //(1Mhz/1975.52Hz)/2)=253   高音7

35              

36              8'h00   :   music_data  <=  11'd0;      //0HZ,停止节拍

37          endcase

38      end     

39      

40  endmodule               

music_gen模块代码如下:

0   module music_gen    (clk, rst_n, music_data, beep);

1                               

2       input clk, rst_n;           //输入1Mhz时钟信号,复位信号

3       input [10:0]music_data; //输入音乐频率控制字

4       output reg beep;            //输出方波

5       

6       reg [10:0]data, count;  //寄存音乐控制字的data,计数器count

7       

8       always@(posedge clkor negedge rst_n)

9       begin

10          if(!rst_n)

11              data    <=  11'd0;          //寄存器data复位

12          else

13              data    <=  music_data;     //data寄存音乐控制字

14      end

15          

16      always@(posedge clkor negedge rst_n)

17      begin

18          if(!rst_n)

19              begin

20                  count   <=  11'd1;      //计数器复位

21                  beep    <=  1'd0;       //输出方波复位

22              end

23          else    if(data== 11'd0)   //当data==11‘d0,(停止节拍)

24              begin

25                  count   <=  11'd1;   //计数器归一

26                  beep    <=  1'd0;     //输出方波归零

27              end

28          else    if(count    <=  data)   //当计数器小于等于data的值

29              count   <=  count   +   1'd1;//计数器继续累加

30          else

31              begin

32                  count   <=  11'd1;  //当计数器大于data的值,计数器归一

33                  beep    <=  ~beep;  //输出方波取反

34              end

35      end

36

37  endmodule

beep顶层模块代码如下:

0   module beep(clk, rst_n, beep);

1                   

2       input clk, rst_n;           //输入50Mhz时钟信号,复位信号

3       output beep;            //输出的方波

4       

5       wire clk_1M, time_finsh;    //1Mhz时钟信号线,0.25s时间计数标记位

6       wire [6:0]addr;             //rom地址线

7       wire [7:0]rom_data;         //rom数据线

8       wire [10:0]music_data;      //rom数据解码数据线

9       

10      /*****PLL模块*****/

11      my_pll my_pll_inst(             

12          .areset(~rst_n),

13          .inclk0(clk),

14          .c0(clk_1M)

15      );

16      

17      /*****0.25s时间计数器模块*****/

18      time_counter time_counter_inst(

19          .clk(clk_1M),

20          .rst_n(rst_n),

21          .time_finsh(time_finsh)

22      );  

23          

24      /*****ROM地址发生器*****/

25      addr_gen addr_gen_inst(         

26          .clk(clk_1M),

27          .rst_n(rst_n),

28          .addr(addr),

29          .time_finsh(time_finsh)

30      );  

31      

32      /*****ROM模块*****/

33      my_rom my_rom_inst(             

34          .address(addr),

35          .clock(clk_1M),

36          .q(rom_data)

37      );

38      

39      /*****解码模块*****/

40      decode decode_inst(             

41          .clk(clk_1M),

42          .rst_n(rst_n),  

43          .rom_data(rom_data),

44          .music_data(music_data)

45      );                  

46      

47      /*****音乐发生器模块*****/

48      music_gen music_gen_inst(       

49          .clk(clk_1M),

50          .rst_n(rst_n),

51          .music_data(music_data),

52          .beep(beep)

53      );                  

54          

55  endmodule

beep_tp顶层测试模块代码如下:

0   `timescale 1ns/1ps  

1                   

2   module beep_tb;

4       reg clk, rst_n;                     

5       wire beep;                      

7       initial begin

8           clk= 1;                        

9           rst_n= 0;                      

10          #200.1 rst_n=1;

11

12          //#100000000 $stop;

13      end

14

15      beep beep_dut(

16          .clk(clk),

17          .rst_n(rst_n),

18          .beep(beep)

19      );

20      

21      always #10 clk= ~clk;

22

23  endmodule       

仿真图: 

仿真结果如下:

由仿真图可知:当rom输出rom_data为8’h16时,代表输出低音6,解码后结果music_data为1136,输出的beep频率为440Hz,与实际低音6的音节频率表的值一致;当rom输出rom_data为8’h22时,代表输出中音2,解码后结果music_data为851,输出的beep频率为563Hz,与实际中音2的音节频率表的值相差24Hz,存在一定的误差,但是不影响乐曲的播放。如果想提高beep频率的精度,减小误差,则可以将1MHz的基准频率提高。

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发表于 2018-08-03 15:26 148次阅读
关于FPGA芯片结构,工作原理以及开发流程知识详...

通过高性能FPGA搭建的客制硬体,更大幅缩短往返...

在演算法交易领域的最新进展是导入一些更低延迟的解决方案,其中最佳的方式是使用FPGA搭建的客制硬体。...

发表于 2018-08-03 15:09 410次阅读
通过高性能FPGA搭建的客制硬体,更大幅缩短往返...

汽车喇叭电路图

喇叭是汽车的音响信号装置。在汽车的行驶过程中,驾驶员根据需要和规定发出必需的音响信号,警告行人和引起...

发表于 2018-08-03 14:39 225次阅读
汽车喇叭电路图

汽车雾灯电路图原理

雾灯系统电路图 在雨雾天气时,能见度较低,为了提高行车安全,汽车装备有雾灯照明,其穿透性较强。前雾灯...

发表于 2018-08-03 11:55 226次阅读
汽车雾灯电路图原理

光学FPGA是什么?它是怎么工作的?

英国南开普敦大学Reed研究组最近在arXiv贴出了一篇硅光的研究进展 arXiv 1807.016...

发表于 2018-08-02 18:05 139次阅读
光学FPGA是什么?它是怎么工作的?

基于Actel反熔丝FPGA的高速DDR接口设计

随着航天技术的发展,FPGA 等大规模逻辑器件越来越成为不可缺的角色。

发表于 2018-08-02 17:41 121次阅读
基于Actel反熔丝FPGA的高速DDR接口设计

基于FPGA的自适应同步器电路设计详解

在许多高速数据采集系统中,数据正确锁存是设计者必须要面对的问题。特别是在内部时钟与外部时钟采用同一...

发表于 2018-08-02 16:03 29次阅读
基于FPGA的自适应同步器电路设计详解

关于Xilinx FPGA的配置流程浅析

尽管FPGA的配置模式各不相同,但整个配置过程中FPGA的工作流程是一致的,分为三个部分:设置、加载...

发表于 2018-08-01 15:32 89次阅读
关于Xilinx FPGA的配置流程浅析

关于期货行情数据加速处理中基于FPGA的DDR3...

基于FPGA的期货行情数据加速处理过程中,不同的消息类型采用并行处理的方式,并且每一次的处理结果需要...

发表于 2018-08-01 15:25 286次阅读
关于期货行情数据加速处理中基于FPGA的DDR3...

芯片的反向设计和正向设计的区别

芯片反向分析(reverseengineering, RE)也称反向设计或反向工程,之所以称为“反向...

发表于 2018-08-01 11:17 287次阅读
芯片的反向设计和正向设计的区别

采用单片高性能的Stratix系列FPGA器件的...

其组成与工作原理是摄像镜头收集所监控场景的光学图像,并将它们聚焦成像到 CCD 或 CMOS 成像器...

发表于 2018-07-31 16:50 247次阅读
采用单片高性能的Stratix系列FPGA器件的...

一种全新的以FPGA为基础的全新锁相倍频系统方案...

随着数字时代的到来,越来越多的领域采用集成电路来设计电路,FPGA/CPLD等EDA设计更为广大硬件...

发表于 2018-07-31 10:51 100次阅读
一种全新的以FPGA为基础的全新锁相倍频系统方案...

基于DSP乘法模块的高效FPGA器件在无线基站中...

基于WiMax及其派生标准的新兴宽带无线协议需要越来越高的吞吐量和数据速率。这些协议提出的快速芯片速...

发表于 2018-07-31 10:43 87次阅读
基于DSP乘法模块的高效FPGA器件在无线基站中...

有什么办法能解决标准FPGA资源丰富却浪费的问题...

FPGA以计算速度快、资源丰富、可编程著称,之前一直应用于高速数字信号领域和ASIC验证。随着逻辑资...

发表于 2018-07-31 10:34 159次阅读
有什么办法能解决标准FPGA资源丰富却浪费的问题...

赛灵思可重配置加速堆栈方案,旨在快速开发和部署加...

赛灵思公司(Xilinx)宣布,在2016全球超算大会(SC 16)上宣布推出一套全新的技术——赛...

发表于 2018-07-31 09:08 75次阅读
赛灵思可重配置加速堆栈方案,旨在快速开发和部署加...

Nallatech公司FPGA解决方案如何用于H...

Molex属下Nallatech 公司近日推出用于高性能计算 (HPC)、网络加速和数据分析的 F...

发表于 2018-07-31 09:04 49次阅读
Nallatech公司FPGA解决方案如何用于H...

基于全新ECP5-5G器件的IP和解决方案, 适...

莱迪思半导体公司推出基于全新ECP5-5G器件的IP和解决方案,该器件是公司低功耗、小尺寸ECP5...

发表于 2018-07-31 09:03 109次阅读
基于全新ECP5-5G器件的IP和解决方案, 适...

针对RISC-V设计提供全面软件工具链和IP内核...

美高森美公司(Microsemi Corporation)宣布成为首家针对RISC-V设计提供全面...

发表于 2018-07-31 09:01 188次阅读
针对RISC-V设计提供全面软件工具链和IP内核...

Xilinx 新型FPGA:拥有最高存储器带宽,...

赛灵思公司(Xilinx)宣布,采用HBM和CCIX技术的新型16nm Virtex UltraS...

发表于 2018-07-31 09:00 69次阅读
Xilinx 新型FPGA:拥有最高存储器带宽,...

莱迪思半导体全新的iCE40 UltraPlus...

莱迪思半导体公司推出全新的iCE40 UltraPlus FPGA,它是业界最高效节能的可编程移动...

发表于 2018-07-31 08:44 86次阅读
莱迪思半导体全新的iCE40 UltraPlus...

基于lm324n的低音炮电路图分析

当LM用于音频放大器中,起到运放作用,能有不错的音质,很适合于均衡和重低音领域。

发表于 2018-07-30 15:37 279次阅读
基于lm324n的低音炮电路图分析

基于DSP和FPGA芯片的红外信息数据处理系统设...

现代空战中,光电对抗装备在战争中扮演着重要的角色,而红外侦测与跟踪系统由于采用的无源探测技术,因此与...

发表于 2018-07-30 14:49 79次阅读
基于DSP和FPGA芯片的红外信息数据处理系统设...

基于FPGA和嵌入式以太网W5500的TCP/I...

随着网络技术的发展,网络带宽不断增大,系统处理网络协议开销越来越大。以太网具有易于集成、低成本以及...

发表于 2018-07-30 09:36 129次阅读
基于FPGA和嵌入式以太网W5500的TCP/I...

以FPGA为核心控制单元的多通道综合测试系统设计...

采用基于FPGA的方式进行系统设计,具备运行传输速度快、并行处理内部程序、有大量开发好的IP核、引...

发表于 2018-07-30 09:18 76次阅读
以FPGA为核心控制单元的多通道综合测试系统设计...

RIO技术之快速设计自定义硬件

借助可重新设置FPGA芯片和LabVIEW图形化开发工具,NI可重新设置I/O(RIO)技术可用于自...

发表于 2018-07-29 11:02 230次阅读
RIO技术之快速设计自定义硬件

FPGA究竟是什么?真的能代替CPU架构吗?

你还没听过FPGA?那你一定是好久没有更新自己在企业级IT领域的知识了。今天笔者就和大家聊聊何为FP...

发表于 2018-07-28 11:26 376次阅读
FPGA究竟是什么?真的能代替CPU架构吗?

关于FPGA的设计与应用知识详解

FPGA(Field-Program mable Gate Array),即现场可编程门阵列,它是在...

发表于 2018-07-28 11:08 118次阅读
关于FPGA的设计与应用知识详解

FPGA和STM32的区别是什么 stm32与f...

FPGA中的基本逻辑单元是CLB模块,一个CLB模块一般包含若干个基本的查找表、寄存器和多路选择器资...

发表于 2018-07-28 09:58 162次阅读
FPGA和STM32的区别是什么 stm32与f...

基于FPGA和STM32的FSMC通信

FSMC简介:FSMC即灵活的静态存储控制器,FSMC管理1GB空间,拥有4个Bank连接外部存储器...

发表于 2018-07-28 09:35 78次阅读
基于FPGA和STM32的FSMC通信

简谈FPGA中系统运行频率计算方法与组合逻辑的层...

大家好,又到了每日学习的时间了,最近一个月比较忙,没有更新文章,希望各位没有想我,哈哈。 无用的话不...

发表于 2018-07-27 19:16 551次阅读
简谈FPGA中系统运行频率计算方法与组合逻辑的层...

可广泛应用于高密度深度学习片上系统(SoC)、F...

MAX77714 PMIC提供完备、高效、小尺寸电源管理方案,支持多核处理器系统工作在最高性能,在3...

发表于 2018-07-27 14:31 356次阅读
可广泛应用于高密度深度学习片上系统(SoC)、F...

阿里FPGA云服务器平台FaaS,可大大降低加速...

FPGA (现场可编程门阵列)由于其硬件并行加速能力和可编程特性,在传统通信领域和IC设计领域大放...

发表于 2018-07-27 14:25 113次阅读
阿里FPGA云服务器平台FaaS,可大大降低加速...

首款基于FPGA的原创深度学习语音识别加速解决方...

深鉴科技于国内领先公有云服务商华为云发布语音识别加速引擎DDESE——DeePhi Descart...

发表于 2018-07-27 14:25 94次阅读
首款基于FPGA的原创深度学习语音识别加速解决方...

基于Intel SoC FPGA的光伏电力通信管...

光伏发电站利用大量的光伏电池板完成从光能到直流电能的转换,再将直流电能使用逆变器转换为50 Hz的交...

发表于 2018-07-26 16:04 111次阅读
基于Intel SoC FPGA的光伏电力通信管...

基于带通采样的AIS非相干解调软件接收机的FPG...

AIS系统是一种船舶交通信息交换系统,船载AIS设备不断发送自身信息,如航向、吨位等,用以领航调度、...

发表于 2018-07-26 15:49 73次阅读
基于带通采样的AIS非相干解调软件接收机的FPG...

关于分段多项式近似的DDFS研究及FPGA实现的...

感应式磁力仪基于法拉第电磁感应原理,用于探测近地空间的低频交变磁场 ,它通常自带标准信号源,用于在轨...

发表于 2018-07-26 15:30 81次阅读
关于分段多项式近似的DDFS研究及FPGA实现的...

FPGA是什么?为什么要使用它?

最近几年,FPGA这个概念越来越多地出现。例如,比特币挖矿,就有使用基于FPGA的矿机。还有,之前微...

发表于 2018-07-26 14:41 354次阅读
FPGA是什么?为什么要使用它?

为什么中国AI芯片产业难改依附式生存?

芯片定义了产业链和生态圈的基础计算架构,正如CPU是IT产业的核心一样,芯片也是人工智能产业的核心。...

发表于 2018-07-26 10:01 883次阅读
为什么中国AI芯片产业难改依附式生存?

全加器逻辑电路图分析

全加器是一个能够完成一位(二进制)数相加的部件。我们先来看一下两个二进制数的加法运算是怎样进行的。

发表于 2018-07-25 15:48 256次阅读
全加器逻辑电路图分析

赛灵思:FPGA的鼻祖,全球最大的FPGA厂商

到目前为止,赛灵思的产品已经在29个OEM品牌的111种车型上得到了应用,未来这个数字还会扩大。

发表于 2018-07-25 08:44 782次阅读
赛灵思:FPGA的鼻祖,全球最大的FPGA厂商

为什么说AI芯片是FPGA的附庸?

央行放水之后,催生出了一大批手握重金的投资机构,而国内优秀的投资标的,特别是高科技领域的标的极为稀缺...

发表于 2018-07-25 08:39 1888次阅读
为什么说AI芯片是FPGA的附庸?

以SoC FPGA为设计平台的北斗卫星信号跟踪算...

全球导航卫星系统(Global Navigation Satellite System,GNSS)...

发表于 2018-07-24 17:43 175次阅读
以SoC FPGA为设计平台的北斗卫星信号跟踪算...

基于块匹配的高斯背景建模-ROI映射方法的FPG...

与H.264/AVC相比,新一代视频压缩标准H.265/HEVC能够在相同的图像质量下实现更低的码...

发表于 2018-07-24 17:28 90次阅读
基于块匹配的高斯背景建模-ROI映射方法的FPG...

FPGA对DC-DC精度的要求不断提升

供电电源的稳态直流精度主要取决于两个因素:电压调整精度和输出电压纹波。这里有一个误区,很多工程师只通...

发表于 2018-07-24 15:05 327次阅读
FPGA对DC-DC精度的要求不断提升

ams1117-3.3接线原理及如何接线

AMS1117-3.3是一种输出电压为3.3V的正向低压降稳压器,适用于高效率线性稳压器发表开关电源...

发表于 2018-07-24 11:44 269次阅读
ams1117-3.3接线原理及如何接线

3.3v稳压电路电容作用 3.3v稳压电路典型电...

一般而言,3.3V稳压芯片输入电容是为了滤波,输出端加电容是为了防止震荡和稳压性能下降。

发表于 2018-07-24 10:48 284次阅读
3.3v稳压电路电容作用 3.3v稳压电路典型电...

7805稳压电源如何12V转5V电路图及接线方式

12V转5V的7805稳压电路图:连接如下图,散热片一般用铝型材,简单些用铝片也可以。

发表于 2018-07-24 10:18 712次阅读
7805稳压电源如何12V转5V电路图及接线方式

关于国产FPGA发展现状以及未来发展前景趋势详解

2018年上半年对于中国半导体行业而言是多事之秋,发生了几件让国人深入思考的大事。我作为IC产业的...

发表于 2018-07-23 17:18 291次阅读
关于国产FPGA发展现状以及未来发展前景趋势详解

当FPGA跟ASIC分界线日益模糊,FPGA还像...

随着处理器被添加到传统FPGA中,可编程性被添加到ASIC中,FPGA和ASIC的分界线日益模糊。

发表于 2018-07-23 17:07 85次阅读
当FPGA跟ASIC分界线日益模糊,FPGA还像...

中国AI芯片产业难改依附式生存现状的原因有哪些?

日前,全球最大的可编程芯片(FPGA)厂商赛灵思宣布收购中国 AI 芯片领域的明星创业公司—深鉴科...

发表于 2018-07-23 16:49 108次阅读
中国AI芯片产业难改依附式生存现状的原因有哪些?

简单的78l05稳压电路图原理分析

CYT78L05可作为齐纳二极管/电阻器组合替换使用。它提供了两个数量级的有效的产品改进阻抗,低静态...

发表于 2018-07-23 16:39 628次阅读
简单的78l05稳压电路图原理分析

高云半导体小蜜蜂家族再添新成员——GW1NS-2...

中国广州,2018年7月23日,广东高云半导体科技股份有限公司(以下简称“高云半导体”)今日宣布:高...

发表于 2018-07-23 14:09 883次阅读
高云半导体小蜜蜂家族再添新成员——GW1NS-2...

基于INTEL FPGA硬浮点DSP实现卷积运算...

卷积是一种线性运算,其本质是滑动平均思想,广泛应用于图像滤波。而随着人工智能及深度学习的发展,卷积也...

发表于 2018-07-23 09:09 627次阅读
基于INTEL FPGA硬浮点DSP实现卷积运算...

美高森美PolarFire 现场可编程逻辑器件产...

美高森美公司(Microsemi)宣布提供全新成本优化PolarFire 现场可编程逻辑器件(FP...

发表于 2018-07-22 12:54 93次阅读
美高森美PolarFire 现场可编程逻辑器件产...

英特尔Cyclone 10系列现场可编程门阵列,...

为支持日益增多的物联网(IoT)应用,英特尔公司今天发布了英特尔 Cyclone 10 系列现场可...

发表于 2018-07-22 12:51 161次阅读
英特尔Cyclone 10系列现场可编程门阵列,...

莱迪思半导体推出全新的模块化IP核,能为客户提供...

莱迪思半导体公司推出7款全新的模块化IP核,支持屡获殊荣的CrossLink FPGA产品系列,可...

发表于 2018-07-22 12:09 69次阅读
莱迪思半导体推出全新的模块化IP核,能为客户提供...

FPGA的设计主要是以时序电路为主吗?

“时钟是时序电路的控制者” 这句话太经典了,可以说是FPGA设计的圣言。FPGA的设计主要是以时序电...

发表于 2018-07-21 10:55 364次阅读
FPGA的设计主要是以时序电路为主吗?

为什么要学习FPGA?如何学习FPGA?

我知道,我对与电子有关的所有事情都很着迷,但不论从哪个角度看,今天的现场可编程门阵列(FPGA),都...

发表于 2018-07-21 10:49 403次阅读
为什么要学习FPGA?如何学习FPGA?

全波段收音机的电路图分析

了解所读的电子电路原理图用于何处、起什么作用,对于弄请电路工作原理、各部分的功能及性能指标都有指导意...

发表于 2018-07-20 15:03 209次阅读
全波段收音机的电路图分析

赛灵思收购深鉴科技的意义是什么?

7月18日早间消息,赛灵思今天宣布已经完成对中国AI芯片创企深鉴科技的收购。深鉴科技是一家总部位于北...

发表于 2018-07-20 10:33 611次阅读
赛灵思收购深鉴科技的意义是什么?

中国芯片初创公司深鉴科技对外正式宣布被FPGA巨...

深鉴科技在业内素有“中国英伟达”之称,成立初姚颂便表示,深鉴是一个解决方案的提供商,类似于一个制作D...

发表于 2018-07-20 10:26 507次阅读
中国芯片初创公司深鉴科技对外正式宣布被FPGA巨...

电路图和电气原理图的区别是什么?带你快速看懂电气...

电路图是电气原理图安装图、施工图、接线图等、电路图正规、细致明确是工程项目的根本依据。电路原理图是表...

发表于 2018-07-19 14:57 318次阅读
电路图和电气原理图的区别是什么?带你快速看懂电气...

自动驾驶的芯片竞赛正在愈演愈烈

英特尔近日宣布计划收购小型芯片制造商eASIC,这是英特尔继2015年以167亿美元收购Altera...

发表于 2018-07-19 10:42 470次阅读
自动驾驶的芯片竞赛正在愈演愈烈

74HC154的简单介绍 74hc154应用电路...

74HC154是一款高速CMOS器件,74HC154引脚兼容低功耗肖特基TTL(LSTTL)系列。7...

发表于 2018-07-19 09:50 228次阅读
74HC154的简单介绍 74hc154应用电路...

如何来设计针对FPGA系统电源

FPGA被应用于通信、汽车、工业、医疗、视频和国防等,但是所有设计的一个共同特性就是它们全都需要电源...

发表于 2018-07-19 09:13 893次阅读
如何来设计针对FPGA系统电源