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FPGA简单门电路怎么实现?

2018年07月01日 10:28 次阅读

1. verilog实现基本门电路

verilog实现反相器,2输入与门、2输入或门、2输入与非门、2输入或非门、2输入异或门、2输入同或门;

撰写仿真程序,对实现进行仿真测试;

将仿真后的verilog代码进行综合与实现,并下载到basys3上验证;

FPGA简单门电路怎么实现?

2. verilog实现2选1MUX

撰写仿真程序,对其进行测试;

将仿真后的verilog代码进行综合与实现,并下载到basys3上验证;

2.

led[0] sw[0] sw[1]实现2输入与门

led[2] sw[2] sw[3]实现2输入或门

led[4] sw[4] sw[5]实现2输入与非门

led[6] sw[6] sw[7]实现2输入或非门

led[8] sw[8] sw[9]实现2输入异或门

led[10] sw[10] sw[11]实现2输入同或门

led[12] sw[12]实现反相器

led[13] sw[13] sw[14] sw[15]实现2选1MUX

3.实现模块

module fpga001(

input [15:0] sw,

output [13:0] led

);

assign led[0] = sw[0] & sw[1];

assign led[2] = sw[2] | sw[3];

assign led[4] = ~(sw[4] & sw[5]);

assign led[6] = ~(sw[6] | sw[7]);

assign led[8] = (sw[8] & (~sw[9])) | (~sw[8] & sw[9]);

assign led[10] = ~((sw[10] & (~sw[11])) | (~sw[10] & sw[11]));

assign led[12] = ~sw[12];

assign led[13] = ~sw[13] & sw[14] | sw[13] & sw[15];

endmodule

4.测试模块

module fd;

reg[15:0] w;

wire[13:0] l;

fpga001 f(w, l);

iniTIal

begin

w = 16‘b0;

#10 w = 16’b0010010101010101;

#10 w = 16‘b0101101010101010;

#10 w = 16’b0110010101010101;

#10 w = 16‘b1001101010101010;

#10 w = 16’b1010010101010101;

#10 w = 16‘b1111101010101010;

#20 $finish;

end

iniTIal

begin

$monitor($TIme, “LED = %b”, w);

end

endmodule

5.引脚分布图

## This file is a general .xdc for the Basys3 rev B board

## To use it in a project:

## - uncomment the lines corresponding to used pins

## - rename the used ports (in each line, after get_ports) according to the top level signal names in the project

## Clock signal

#set_property PACKAGE_PIN W5 [get_ports clk]

#set_property IOSTANDARD LVCMOS33 [get_ports clk]

#create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]

## Switches

set_property PACKAGE_PIN V17 [get_ports {sw[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[0]}]

set_property PACKAGE_PIN V16 [get_ports {sw[1]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[1]}]

set_property PACKAGE_PIN W16 [get_ports {sw[2]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[2]}]

set_property PACKAGE_PIN W17 [get_ports {sw[3]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[3]}]

set_property PACKAGE_PIN W15 [get_ports {sw[4]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[4]}]

set_property PACKAGE_PIN V15 [get_ports {sw[5]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[5]}]

set_property PACKAGE_PIN W14 [get_ports {sw[6]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[6]}]

set_property PACKAGE_PIN W13 [get_ports {sw[7]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[7]}]

set_property PACKAGE_PIN V2 [get_ports {sw[8]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[8]}]

set_property PACKAGE_PIN T3 [get_ports {sw[9]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[9]}]

set_property PACKAGE_PIN T2 [get_ports {sw[10]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[10]}]

set_property PACKAGE_PIN R3 [get_ports {sw[11]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[11]}]

set_property PACKAGE_PIN W2 [get_ports {sw[12]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[12]}]

set_property PACKAGE_PIN U1 [get_ports {sw[13]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[13]}]

set_property PACKAGE_PIN T1 [get_ports {sw[14]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[14]}]

set_property PACKAGE_PIN R2 [get_ports {sw[15]}]

set_property IOSTANDARD LVCMOS33 [get_ports {sw[15]}]

## LEDs

set_property PACKAGE_PIN U16 [get_ports {led[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]

set_property PACKAGE_PIN E19 [get_ports {led[1]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]

set_property PACKAGE_PIN U19 [get_ports {led[2]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]

set_property PACKAGE_PIN V19 [get_ports {led[3]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]

set_property PACKAGE_PIN W18 [get_ports {led[4]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}]

set_property PACKAGE_PIN U15 [get_ports {led[5]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}]

set_property PACKAGE_PIN U14 [get_ports {led[6]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}]

set_property PACKAGE_PIN V14 [get_ports {led[7]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}]

set_property PACKAGE_PIN V13 [get_ports {led[8]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[8]}]

set_property PACKAGE_PIN V3 [get_ports {led[9]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[9]}]

set_property PACKAGE_PIN W3 [get_ports {led[10]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[10]}]

set_property PACKAGE_PIN U3 [get_ports {led[11]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[11]}]

set_property PACKAGE_PIN P3 [get_ports {led[12]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[12]}]

set_property PACKAGE_PIN N3 [get_ports {led[13]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[13]}]

set_property PACKAGE_PIN P1 [get_ports {led[14]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[14]}]

set_property PACKAGE_PIN L1 [get_ports {led[15]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[15]}]

##7 segment display

#set_property PACKAGE_PIN W7 [get_ports {seg[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {seg[0]}]

#set_property PACKAGE_PIN W6 [get_ports {seg[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {seg[1]}]

#set_property PACKAGE_PIN U8 [get_ports {seg[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {seg[2]}]

#set_property PACKAGE_PIN V8 [get_ports {seg[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {seg[3]}]

#set_property PACKAGE_PIN U5 [get_ports {seg[4]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {seg[4]}]

#set_property PACKAGE_PIN V5 [get_ports {seg[5]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {seg[5]}]

#set_property PACKAGE_PIN U7 [get_ports {seg[6]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {seg[6]}]

#set_property PACKAGE_PIN V7 [get_ports dp]

#set_property IOSTANDARD LVCMOS33 [get_ports dp]

#set_property PACKAGE_PIN U2 [get_ports {an[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {an[0]}]

#set_property PACKAGE_PIN U4 [get_ports {an[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {an[1]}]

#set_property PACKAGE_PIN V4 [get_ports {an[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {an[2]}]

#set_property PACKAGE_PIN W4 [get_ports {an[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {an[3]}]

##Buttons

#set_property PACKAGE_PIN U18 [get_ports btnC]

#set_property IOSTANDARD LVCMOS33 [get_ports btnC]

#set_property PACKAGE_PIN T18 [get_ports btnU]

#set_property IOSTANDARD LVCMOS33 [get_ports btnU]

#set_property PACKAGE_PIN W19 [get_ports btnL]

#set_property IOSTANDARD LVCMOS33 [get_ports btnL]

#set_property PACKAGE_PIN T17 [get_ports btnR]

#set_property IOSTANDARD LVCMOS33 [get_ports btnR]

#set_property PACKAGE_PIN U17 [get_ports btnD]

#set_property IOSTANDARD LVCMOS33 [get_ports btnD]

##Pmod Header JA

##Sch name = JA1

#set_property PACKAGE_PIN J1 [get_ports {JA[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[0]}]

##Sch name = JA2

#set_property PACKAGE_PIN L2 [get_ports {JA[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[1]}]

##Sch name = JA3

#set_property PACKAGE_PIN J2 [get_ports {JA[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[2]}]

##Sch name = JA4

#set_property PACKAGE_PIN G2 [get_ports {JA[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[3]}]

##Sch name = JA7

#set_property PACKAGE_PIN H1 [get_ports {JA[4]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[4]}]

##Sch name = JA8

#set_property PACKAGE_PIN K2 [get_ports {JA[5]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[5]}]

##Sch name = JA9

#set_property PACKAGE_PIN H2 [get_ports {JA[6]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[6]}]

##Sch name = JA10

#set_property PACKAGE_PIN G3 [get_ports {JA[7]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JA[7]}]

##Pmod Header JB

##Sch name = JB1

#set_property PACKAGE_PIN A14 [get_ports {JB[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[0]}]

##Sch name = JB2

#set_property PACKAGE_PIN A16 [get_ports {JB[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[1]}]

##Sch name = JB3

#set_property PACKAGE_PIN B15 [get_ports {JB[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[2]}]

##Sch name = JB4

#set_property PACKAGE_PIN B16 [get_ports {JB[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[3]}]

##Sch name = JB7

#set_property PACKAGE_PIN A15 [get_ports {JB[4]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[4]}]

##Sch name = JB8

#set_property PACKAGE_PIN A17 [get_ports {JB[5]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[5]}]

##Sch name = JB9

#set_property PACKAGE_PIN C15 [get_ports {JB[6]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[6]}]

##Sch name = JB10

#set_property PACKAGE_PIN C16 [get_ports {JB[7]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JB[7]}]

##Pmod Header JC

##Sch name = JC1

#set_property PACKAGE_PIN K17 [get_ports {JC[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[0]}]

##Sch name = JC2

#set_property PACKAGE_PIN M18 [get_ports {JC[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[1]}]

##Sch name = JC3

#set_property PACKAGE_PIN N17 [get_ports {JC[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[2]}]

##Sch name = JC4

#set_property PACKAGE_PIN P18 [get_ports {JC[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[3]}]

##Sch name = JC7

#set_property PACKAGE_PIN L17 [get_ports {JC[4]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[4]}]

##Sch name = JC8

#set_property PACKAGE_PIN M19 [get_ports {JC[5]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[5]}]

##Sch name = JC9

#set_property PACKAGE_PIN P17 [get_ports {JC[6]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[6]}]

##Sch name = JC10

#set_property PACKAGE_PIN R18 [get_ports {JC[7]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JC[7]}]

##Pmod Header JXADC

##Sch name = XA1_P

#set_property PACKAGE_PIN J3 [get_ports {JXADC[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[0]}]

##Sch name = XA2_P

#set_property PACKAGE_PIN L3 [get_ports {JXADC[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[1]}]

##Sch name = XA3_P

#set_property PACKAGE_PIN M2 [get_ports {JXADC[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[2]}]

##Sch name = XA4_P

#set_property PACKAGE_PIN N2 [get_ports {JXADC[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[3]}]

##Sch name = XA1_N

#set_property PACKAGE_PIN K3 [get_ports {JXADC[4]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[4]}]

##Sch name = XA2_N

#set_property PACKAGE_PIN M3 [get_ports {JXADC[5]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[5]}]

##Sch name = XA3_N

#set_property PACKAGE_PIN M1 [get_ports {JXADC[6]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[6]}]

##Sch name = XA4_N

#set_property PACKAGE_PIN N1 [get_ports {JXADC[7]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[7]}]

##VGA Connector

#set_property PACKAGE_PIN G19 [get_ports {vgaRed[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[0]}]

#set_property PACKAGE_PIN H19 [get_ports {vgaRed[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[1]}]

#set_property PACKAGE_PIN J19 [get_ports {vgaRed[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[2]}]

#set_property PACKAGE_PIN N19 [get_ports {vgaRed[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[3]}]

#set_property PACKAGE_PIN N18 [get_ports {vgaBlue[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[0]}]

#set_property PACKAGE_PIN L18 [get_ports {vgaBlue[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[1]}]

#set_property PACKAGE_PIN K18 [get_ports {vgaBlue[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[2]}]

#set_property PACKAGE_PIN J18 [get_ports {vgaBlue[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[3]}]

#set_property PACKAGE_PIN J17 [get_ports {vgaGreen[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[0]}]

#set_property PACKAGE_PIN H17 [get_ports {vgaGreen[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[1]}]

#set_property PACKAGE_PIN G17 [get_ports {vgaGreen[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[2]}]

#set_property PACKAGE_PIN D17 [get_ports {vgaGreen[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[3]}]

#set_property PACKAGE_PIN P19 [get_ports Hsync]

#set_property IOSTANDARD LVCMOS33 [get_ports Hsync]

#set_property PACKAGE_PIN R19 [get_ports Vsync]

#set_property IOSTANDARD LVCMOS33 [get_ports Vsync]

##USB-RS232 Interface

#set_property PACKAGE_PIN B18 [get_ports RsRx]

#set_property IOSTANDARD LVCMOS33 [get_ports RsRx]

#set_property PACKAGE_PIN A18 [get_ports RsTx]

#set_property IOSTANDARD LVCMOS33 [get_ports RsTx]

##USB HID (PS/2)

#set_property PACKAGE_PIN C17 [get_ports PS2Clk]

#set_property IOSTANDARD LVCMOS33 [get_ports PS2Clk]

#set_property PULLUP true [get_ports PS2Clk]

#set_property PACKAGE_PIN B17 [get_ports PS2Data]

#set_property IOSTANDARD LVCMOS33 [get_ports PS2Data]

#set_property PULLUP true [get_ports PS2Data]

##Quad SPI Flash

##Note that CCLK_0 cannot be placed in 7 series devices. You can access it using the

##STARTUPE2 primiTIve.

#set_property PACKAGE_PIN D18 [get_ports {QspiDB[0]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[0]}]

#set_property PACKAGE_PIN D19 [get_ports {QspiDB[1]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[1]}]

#set_property PACKAGE_PIN G18 [get_ports {QspiDB[2]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[2]}]

#set_property PACKAGE_PIN F18 [get_ports {QspiDB[3]}]

#set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[3]}]

#set_property PACKAGE_PIN K19 [get_ports QspiCSn]

#set_property IOSTANDARD LVCMOS33 [get_ports QspiCSn]

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关于带通采样星载AIS非相干接收机的FPGA实现

AIS系统是一种船舶交通信息交换系统,船载AIS设备不断发送自身信息,如航向、吨位等,用以领航调度、...

发表于 2018-06-25 11:13 206次阅读
关于带通采样星载AIS非相干接收机的FPGA实现

FPGA约束的详细介绍

介绍FPGA约束原理,理解约束的目的为设计服务,是为了保证设计满足时序要求,指导FPGA工具进行综合...

发表于 2018-06-25 09:14 92次阅读
FPGA约束的详细介绍

状态机和组合逻辑的冒险竞争浅析

有限状态机(Finite State Machine, FSM),根据状态机的输出是否与输入有关,可...

发表于 2018-06-25 08:42 55次阅读
状态机和组合逻辑的冒险竞争浅析

6657设置为1个2X+2个1X模式,2X与FPGA连接,一个1X与DSP连接, 另外一个1X对外连接,请问这三个连接能同时收发数据吗?

发表于 2018-06-25 06:16 71次阅读
6657设置为1个2X+2个1X模式,2X与FPGA连接,一个1X与DSP连接, 另外一个1X对外连接,请问这三个连接能同时收发数据吗?

请问如何实现6657DSP 评估板与xilinx kintex7 FPGA之间的PCIE连接?

发表于 2018-06-25 05:14 53次阅读
请问如何实现6657DSP 评估板与xilinx kintex7 FPGA之间的PCIE连接?

通过EMIF16将外接FPGA输出的信号传给DSP,请问下能不能提供个EMIF的例程?

发表于 2018-06-25 04:07 50次阅读
通过EMIF16将外接FPGA输出的信号传给DSP,请问下能不能提供个EMIF的例程?

利用SRIO接口从FPGA向6678的共享内存发送数据,请问相比于单核从共享内存读取数据会慢多少?

发表于 2018-06-25 01:31 53次阅读
利用SRIO接口从FPGA向6678的共享内存发送数据,请问相比于单核从共享内存读取数据会慢多少?

FPGA资源怎么平民化?阿里云的新改造

FPGA (现场可编程门阵列)由于其硬件并行加速能力和可编程特性,在传统通信领域和IC设计领域大放异...

发表于 2018-06-23 09:44 92次阅读
FPGA资源怎么平民化?阿里云的新改造

FPGA中的冒险现象和如何处理毛刺

通过改变设计,破坏毛刺产生的条件,来减少毛刺的发生。例如,在数字电路设计中,常常采用格雷码计数器取代...

发表于 2018-06-23 08:49 96次阅读
FPGA中的冒险现象和如何处理毛刺

面向数据包处理的Xilinx智能解决方案

在开放式协作服务爆炸性增长以及移动和社交网络不断发展的推动下,结合智能设备的普及以及不同服务供应商和...

发表于 2018-06-22 15:13 80次阅读
面向数据包处理的Xilinx智能解决方案

NGcodec谈FPGA编码在HEVC和AV1上...

随着HEVC、AV1等更复杂算法的Codec份额逐步增长,实现高质量视频编解码需要硬件支持,软件的方...

发表于 2018-06-22 15:01 71次阅读
NGcodec谈FPGA编码在HEVC和AV1上...

关于基于分数低阶协方差谱的频谱感知算法研究及其F...

长期以来,传统的频谱管理与划分采用静态频谱分配方式[1],导致无线频谱利用率低下,同时研究发现,即使...

发表于 2018-06-22 14:58 298次阅读
关于基于分数低阶协方差谱的频谱感知算法研究及其F...

Xilinx FPGA对数字信号处理的性能

Xilinx FPGA 可提供卓越的数字信号处理 (DSP) 性能,能够满足音频处理、接口、压缩、嵌...

发表于 2018-06-22 14:57 67次阅读
Xilinx FPGA对数字信号处理的性能

关于基于分段多项式近似的DDFS研究及FPGA实...

感应式磁力仪基于法拉第电磁感应原理,用于探测近地空间的低频交变磁场[1],它通常自带标准信号源,用于...

发表于 2018-06-22 14:55 233次阅读
关于基于分段多项式近似的DDFS研究及FPGA实...

分布式算法是一项重要的FPGA技术

式中:xb(n) 表示第n个数据的第b位。由于x(n)为有限位数据,且xb(n)的取值为[0,1],...

发表于 2018-06-22 14:53 349次阅读
分布式算法是一项重要的FPGA技术

关于基于前导的OFDM系统信道估计及FPGA实现

正交频分复用(OFDM)由于具有抗多径衰落,频谱利用率高等特点,因而被广泛用于无线通信系统中。但是由...

发表于 2018-06-22 14:51 265次阅读
关于基于前导的OFDM系统信道估计及FPGA实现

获得高校、专家一致认可的小脚丫FPGA开发板到底...

背景 微控制器作为目前嵌入式系统设计的主力军在各行各业得到了广泛的应用,但随着物联网、智能硬件、VR...

发表于 2018-06-22 11:35 90次阅读
获得高校、专家一致认可的小脚丫FPGA开发板到底...

Maxim外设模块极限节省您的设计时间和成本!

Maxim外设模块借助多种便利的模拟和混合信号功能节省设计时间和成本。这些模块可以很容易地插入配置为...

发表于 2018-06-22 11:00 182次阅读
Maxim外设模块极限节省您的设计时间和成本!

FPGA仿真问题

发表于 2018-06-22 09:56 194次阅读
FPGA仿真问题

FPGA电源设计挑战

发表于 2018-06-22 09:38 400次阅读
FPGA电源设计挑战

如何调试Quartus浮动许可证

调试 Quartus 浮动许可证

发表于 2018-06-22 08:51 200次阅读
如何调试Quartus浮动许可证

关于 FPGA 中的高级 IO 时序

高级 IO 时序

发表于 2018-06-22 05:05 163次阅读
关于 FPGA 中的高级 IO 时序

采用FPGA DIY开发板控制蜂鸣器产生作用

蜂鸣器——FPGA

发表于 2018-06-22 03:29 170次阅读
采用FPGA DIY开发板控制蜂鸣器产生作用

请问fpga+7002把24bit或者30bit的数据转化为8bit的数据如何实现?

发表于 2018-06-22 00:33 55次阅读
请问fpga+7002把24bit或者30bit的数据转化为8bit的数据如何实现?

基于FPGA的异步FIFO的实现

大家好,又到了每日学习的时间了,今天我们来聊一聊基于FPGA的异步FIFO的实现。 一、FIFO简介...

发表于 2018-06-21 11:15 790次阅读
基于FPGA的异步FIFO的实现

基于单片机对FPGA进行编程配置

本文实现了基于遗传算法的硬件演化过程。通过Mcu随机产生种群,选择好的基因进行交叉变异产生后代,然...

发表于 2018-06-21 10:45 131次阅读
基于单片机对FPGA进行编程配置

揭秘造芯黑马的神秘面纱

如果说目前高端集成电路的落后现状是因为我国相关产业起步晚、积累少导致的,对于如今再次兴起的人工智能浪...

发表于 2018-06-21 08:02 477次阅读
揭秘造芯黑马的神秘面纱

FPGA和CPU如何搭配?

如下图,FPGA作为协处理器,CPU把指令写入内存,FPGA从内存读取指令执行,并把计算结果写入内存...

发表于 2018-06-20 15:17 431次阅读
FPGA和CPU如何搭配?

PCB设计过程中需要考虑的因素

千兆位级串行I/O技术有着极其出色的优越性能,但这些优越的性能是需要条件来保证的,即优秀的信号完整性...

发表于 2018-06-20 14:24 117次阅读
PCB设计过程中需要考虑的因素

FPGA和ASIC之间界限正在模糊,FPGA为未...

该系列器件现在包括从基本的可编程逻辑一直到复杂的SoC。在各种应用领域(包括汽车,AI,企业网络,航...

发表于 2018-06-20 14:13 90次阅读
FPGA和ASIC之间界限正在模糊,FPGA为未...

可编程在辅助驾驶系统中的应用

通过消除繁琐的驾驶动作,辅助驾驶还可提供更高的舒适水平。例如,传统的巡航控制允许司机设定一个固定的行...

发表于 2018-06-20 14:01 57次阅读
可编程在辅助驾驶系统中的应用

Xilinx的7系列FPGA高速收发器:TX发送...

每一个收发器拥有一个独立的发送端,发送端有PMA(Physical Media Attachment...

发表于 2018-06-20 13:48 78次阅读
Xilinx的7系列FPGA高速收发器:TX发送...

FPGA学习系列:21. 自动售货机的设计

设计背景: 我们从开始学习 FPGA。到现在也慢慢的学到了血多的东西,那么我们就应该慢慢的去学习深一...

发表于 2018-06-20 10:41 878次阅读
FPGA学习系列:21. 自动售货机的设计

关于FFT硬件实现,设计中RAM输出端为何没有使...

以2048点为例,根据理论值计算,计算一次2048点的IFFT的时间应为130us。在采用流水线的方...

发表于 2018-06-20 09:05 539次阅读
关于FFT硬件实现,设计中RAM输出端为何没有使...

简述 MAX 10 FPGA 的设计安全和如何减...

此次培训涉及到器件的AES加密、JTAG安全,以及唯一ID安全特性和减小SEU等特性。

发表于 2018-06-20 04:29 181次阅读
简述 MAX 10 FPGA 的设计安全和如何减...

利用FPGA_DIY开发板实现按键控制数码管

十八笔画的 FPGA_DIY 按键控制数码管。

发表于 2018-06-20 02:30 204次阅读
利用FPGA_DIY开发板实现按键控制数码管

FPGA_DIY 数码管显示60秒计时

十八笔画的 FPGA_DIY 数码管60秒计时。

发表于 2018-06-20 02:20 219次阅读
 FPGA_DIY 数码管显示60秒计时

通过 FPGA-DIY开发板实现 LED 闪烁灯

gymdove 的 FPGA-DIY LED 闪烁灯视频。

发表于 2018-06-20 01:29 159次阅读
通过 FPGA-DIY开发板实现 LED 闪烁灯

简述 MAX 10 FPGA用户闪存的特点及应用

此次培训介绍用户闪存的优点,以及您怎样在系统中使用它们。配置闪存存放了器件的配置数据。

发表于 2018-06-20 01:29 178次阅读
简述 MAX 10 FPGA用户闪存的特点及应用

FPGA DIY 按键控制数码管显示

asean的 FPGA DIY 按键控制数码管显示的视频

发表于 2018-06-20 00:37 252次阅读
FPGA DIY 按键控制数码管显示

关于PIC和FPGA的区别及优缺点总结

FPGA是逻辑门器件,可以配置成为并行逻辑模块。FPGA最大优点是并行处理。例如构建一百个与非门,F...

发表于 2018-06-19 16:20 425次阅读
关于PIC和FPGA的区别及优缺点总结

增强机器学习能力的“左膀右臂”的GPU、FPGA...

FPGA是帮助公司和研究人员解决问题的芯片。FPGA是一种集成电路,可以编程为多种用途。它有一系列“...

发表于 2018-06-19 15:27 506次阅读
增强机器学习能力的“左膀右臂”的GPU、FPGA...

基于FPGA的PCIe设备如何才能满足PCIe设...

根据PCIe的协议,当设备启动后,PCIe设备必须满足启动时间的要求,即上电后100ms内,完成PC...

发表于 2018-06-19 10:24 82次阅读
基于FPGA的PCIe设备如何才能满足PCIe设...

可扩展处理平台Zynq的启动过程

BootROM在POR复位后经过硬件启动后自动运行,也可在非POR复位后直接运行(不经过硬件启动),...

发表于 2018-06-19 10:19 49次阅读
可扩展处理平台Zynq的启动过程

如何避免升级失败而使FPGA变砖呢?

如果升级过程中出现意外情况,FLASH里面原有的固件被破坏,那么FPGA能够从备份固件区启动配置,即...

发表于 2018-06-19 10:09 81次阅读
如何避免升级失败而使FPGA变砖呢?

单片机中按键消抖程序

效率上来说,延时消抖花费时间在无意义延时上,而相对较好的定时轮询还是不可避免的在轮询,而现在这种方式...

发表于 2018-06-19 08:55 467次阅读
单片机中按键消抖程序

简谈FPGA的上电复位

大家好,博主最近有事忙了几天,没有更新,今天正式回来了。那么又到了每日学习的时间了,今天咱们来聊一聊...

发表于 2018-06-18 19:24 822次阅读
简谈FPGA的上电复位

FPGA学习系列:18. 数码管的设计

设计背景: 数码管是一种半导体发光 器件 ,其基本单元是发光二极管。 数码管在我们的许多设计中都又用...

发表于 2018-06-18 19:24 834次阅读
FPGA学习系列:18. 数码管的设计

FPGA学习系列:19. rom到数码管显示设计

设计背景: rom是读写的的静态存储单元,在我们的设计中我们会经常用到,数码管模块同样的大大小小的设...

发表于 2018-06-18 19:24 694次阅读
FPGA学习系列:19. rom到数码管显示设计

FPGA学习系列:20. ram控制器的设计(调...

设计背景: 随机存取存储器 (random access memory,RAM)又称作随机存储器,是...

发表于 2018-06-18 19:24 915次阅读
FPGA学习系列:20. ram控制器的设计(调...

FPGA成为数据中心发展的趋势及重要性

用AI防鲨鱼、用AI学写中国书法、用AI预测人类死亡时间、用AI审判罪犯……在人工智能方兴未艾的今天...

发表于 2018-06-18 07:16 592次阅读
FPGA成为数据中心发展的趋势及重要性

这种可编程衰减器最高可支持8×8输入输出的矩阵结...

可编程衰减器位于基站和终端之间,通过对射频信号的衰减控制,实现对无线信号的模拟,从而实现对测试场景的...

发表于 2018-06-17 14:02 85次阅读
这种可编程衰减器最高可支持8×8输入输出的矩阵结...

一种基于CPLD的可编程频率电压变换电路介绍

电气自动化和过程自动化及自动检测领域常常用到频率电压变换器F/V,需要将频率信号转换为电压信号。F/...

发表于 2018-06-17 10:09 68次阅读
一种基于CPLD的可编程频率电压变换电路介绍

图示由PGA103构成的可编程增益仪表放大电路

如图所示为由PGA103构成的可编程增益仪表放大电路。该电路采用PGA205与PGA103的级联方式...

发表于 2018-06-15 08:03 134次阅读
图示由PGA103构成的可编程增益仪表放大电路

你一定想知道FPGA的那些事...

作者:张泽小脚丫STEP 导读:FPGA(Field Programmable Gate Array...

发表于 2018-06-14 13:35 365次阅读
你一定想知道FPGA的那些事...

基于CPLD的可编程高精度CCD信号发生器的设计...

CCD (Charge Coupled Devices)电荷藕合器件是20世纪70年代初发展起来的新...

发表于 2018-06-14 13:01 119次阅读
基于CPLD的可编程高精度CCD信号发生器的设计...

一个SDSoC设计开发流程需要哪些步骤呢?

SDSoC将自动执行那些通过PL(可编程逻辑)加速的功能,其他功能保留在PS(处理器系统)中。SDS...

发表于 2018-06-14 11:10 90次阅读
一个SDSoC设计开发流程需要哪些步骤呢?

可编程增益放大器电路设计

特定医学和科学仪器应用需要放大和测量微伏级信号。例如, 精确测量基于热电偶的微热量计输出,就需要一个...

发表于 2018-06-14 09:51 88次阅读
可编程增益放大器电路设计

利用FPGA的可编程性和Java平台良好的移植性...

传统的嵌入式系统设计的主要目标是找到一种优化的体系结构来完成单一的,特定的功能。对这样的系统来说,A...

发表于 2018-06-14 09:16 86次阅读
利用FPGA的可编程性和Java平台良好的移植性...

用FPGA来实现控制电阻的提供的设计过程

本文介绍了用FPGA来实现控制电阻的提供,用软件的方式来设计硬件,设计过程中可用有关软件进行各种仿真...

发表于 2018-06-14 09:06 94次阅读
用FPGA来实现控制电阻的提供的设计过程

一种基于fpga的多轴控制器,可以控制多轴电机的...

介绍了一种基于fpga的多轴控制器,控制器主要由arm7(LPC2214)和fpga(EP2C5T1...

发表于 2018-06-14 08:24 100次阅读
一种基于fpga的多轴控制器,可以控制多轴电机的...

可编程逻辑器件改变数字系统设计方法

可编程逻辑器件PLD(Programmable Logic De-vice)是一种数字电路,它可以由...

发表于 2018-06-13 15:18 81次阅读
可编程逻辑器件改变数字系统设计方法

为应用选择最佳可编程SoC时进行的六个设计考虑

SoC FPGA器件在一个器件中同时集成了处理器和FPGA体系结构。将两种技术合并起来具有很多优点,...

发表于 2018-06-13 14:59 188次阅读
为应用选择最佳可编程SoC时进行的六个设计考虑

FPGA学习系列:13. 任意分频器设计

设计背景: 分频在 fpga的设计中一直都担任着很重要的角色,而说到分频,我相信很多人都已经想到了利...

发表于 2018-06-13 11:21 733次阅读
FPGA学习系列:13. 任意分频器设计

FPGA学习系列:14. 锁相环pll设计

设计背景: 在我们设计工程中我们会用到100M,500M等时钟,如果我们的晶振达不到我们就需要倍频,...

发表于 2018-06-13 11:21 929次阅读
FPGA学习系列:14. 锁相环pll设计

FPGA学习系列:15. 呼吸灯(pwm)设计

设计背景: 呼吸灯 广泛应用于手机之上,并成为各大品牌新款手机的卖点之一。如果手机里面有未处理的通知...

发表于 2018-06-13 11:21 1112次阅读
FPGA学习系列:15. 呼吸灯(pwm)设计

FPGA学习系列:16. rom控制器设计

设计背景: ROM是只读存储器(Read-Only Memory)的简称,是一种只能读出事先所存数据...

发表于 2018-06-13 11:21 601次阅读
FPGA学习系列:16. rom控制器设计

补充: FPGA产生基于LFSR的伪随机数

大家好,又到了每日学习的时间了,上一篇《荐读:基于FPGA 的CRC校验码生成器》文中,提到了要实现...

发表于 2018-06-13 11:21 667次阅读
补充: FPGA产生基于LFSR的伪随机数

FPGA学习系列:12. 边沿检测设计

设计背景: 在我们工程设计中,有时会需要到上升沿和下降沿这么一个说法,通过上升沿和下降沿来驱动一个电...

发表于 2018-06-13 11:20 533次阅读
FPGA学习系列:12. 边沿检测设计

荐读:基于FPGA 的CRC校验码生成器

大家好,又到了每日学习的时间了,今天我们来聊一聊基于FPGA 的CRC校验码生成器。下面咱们就来具体...

发表于 2018-06-13 11:18 609次阅读
荐读:基于FPGA 的CRC校验码生成器

Web Installer提供的各种特性及设计方...

你有没有注意到在Netflix流媒体视频播放时,有时候视频模糊,然后很快恢复到高质量? 你知道Net...

发表于 2018-06-13 09:19 585次阅读
Web Installer提供的各种特性及设计方...

FPGA定点小数的常规格式、相对于浮点小数的优势...

所谓定点小数,就是小数点固定地隐含在某一位置上的数据。由于小数点的位置是固定的,所以就没有必要储存它...

发表于 2018-06-12 19:34 553次阅读
FPGA定点小数的常规格式、相对于浮点小数的优势...

如何在SDK系统中添加新的目标配置

赛灵思SDK允许您使用远程主机中的赛灵思硬件服务器来调试远程目标设备.....

发表于 2018-06-12 09:11 788次阅读
如何在SDK系统中添加新的目标配置

如何使用 Nios II 处理器进行你中意的设计...

使用 Nios II 处理器进行设计”第二部分

发表于 2018-06-11 14:36 627次阅读
如何使用 Nios II 处理器进行你中意的设计...