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Microsemi 基于闪存FPGA架构低功耗SmartFusion2 SoC FPGA开发方案

2018年05月14日 14:20 次阅读

Microsemi公司的SmartFusion2 SoC FPGA是低功耗FPGA器件,集成了第四代基于闪存FPGA架构,166MHz ARM Cortex-M3处理器和高性能通信接口,是业界最低功耗,最可靠和最高安全的可编逻辑解决方案.高速串行接口包括PCIe,10Gbps附加单元接口(XAUI)/XGMII)以及SerDes通信,主要用在数据安全,马达控制,系统管理,工业自动化,高速串行I/O应用,PCIe,,SGMII以及用户定义的串行接口.本文介绍了SmartFusion2 SoC FPGA主要特性,框图和芯片布局图,以及SmartFusion2 SoC FPGA评估板M2S090TS-EVAL-KIT主要特性,框图,电路图,材料清单和PCB设计图.

Microsemi SmartFusion®2 SoC FPGAs integrate a fourth-generaTIon, flash-based FPGA fabric, an ARMCortex-M3 processor, and high-performance communicaTIons interfaces on a single chip. TheSmartFusion2 family is the industry’s lowest-power, most reliable, and highest-security programmablelogic soluTIon.

SmartFusion2 SoC FPGAs offer up to 3.6X the gate density and up to 2X the performance of previousflash-based FPGA families, and also include mulTIple memory blocks and multiply-accumulate blocks forDSP processing. The 166-MHz ARM Cortex-M3 processor is enhanced with an embedded tracemacrocell (ETM), a memory protection unit (MPU), an 8-KB instruction cache, and additional peripherals,including controller area network (CAN), gigabit Ethernet, and a high-speed universal serial bus (USB).

High-speed serial interfaces include PCI Express (PCIe), 10-Gbps Attachment Unit Interface(XAUI)/XGMII extended sublayer (XGXS), plus native serialization/deserialization (SerDes)communication. The DDR2/DDR3 memory controllers available in the devices provide high-speedmemory interfaces.

SmartFusion2 SoC FPGA主要特性:

The following sections list the features of SmartFusion2 SoC FPGAs.
Reliability
• Single event upset (SEU)-immune
• Zero FIT FPGA configuration cells
• Junction temperature
• 125 °C—military temperature
• 100 °C—industrial temperature
• 85 °C—commercial temperature
• 125 °C—automotive
• Single error correct double error detect (SECDED) protection on the following:
• Ethernet buffers
• CAN message buffers
• Cortex-M3 embedded scratch pad memory (eSRAMs)
• USB buffers
• PCIe buffer
• DDR memory controllers with optional SECDED modes
• Buffers implemented with SEU resistant latches on the following:
• DDR bridges (MSS, MDDR, and FDDR)
• Instruction cache
• MMUART FIFOs
• SPI FIFOs
• NVM integrity check at power-up and on demand
• No external configuration memory required—instant-on, retains configuration when powered off
Security
• Design security features (available on all devices)
• Intellectual property (IP) protection through unique security features and use models new to thePLD industry
• Built-in CRI DPA pass-through license from Rambus Cryptography Research
• Encrypted user key and bitstream loading, enabling programming in less-trusted locations
• Supply-chain assurance device certificate
• Enhanced anti-tamper features
• Zeroization
• Data security features
• Non-deterministic random bit generator (NRBG)
• User cryptographic services (AES-256, SHA-256, and elliptical curve cryptographic (ECC)engine)
• User physically unclonable function (PUF) key enrollment and regeneration
• CRI pass-through DPA patent portfolio license
• Hardware firewalls protecting microcontroller subsystem (MSS) memories
Low Power
• Low static and dynamic power
• Flash*Freeze mode for fabric
• Power as low as 13 mW/Gbps per lane for SerDes devices
• Up to 50% lower total power than competing SoC devices
High Performance
• Efficient 4-input look-up tables (LUTs) with carry chains for high performance and low power
• Up to 236 blocks of dual-port 18-Kbit SRAM (LSRAM) with 400 MHz synchronous performance (512
× 36, 512 × 32, 1 Kb × 18, 1 Kb × 16, 2 kbit × 9, 2 Kb × 8, 4 Kb × 4, 8 Kb × 2, or 16 Kb × 1)
• Up to 240 blocks of three-port 1-Kb SRAM with two read ports and one write port (micro SRAM)
• High-performance DSP signal processing
• Up to 240 fast mathblocks with 18 × 18 signed multiplication, 17 × 17 unsigned multiplicationand 44-bit accumulator
Microcontroller Subsystem
• Hard 166-MHz 32-Bit ARM Cortex-M3 processor
• 1.25 DMIPS/MHz
• 8 Kbyte instruction cache
• Embedded trace macrocell (ETM)
• Memory protection unit (MPU)
• Single cycle multiplication, hardware divide
• JTAG debug (4 wires), serial wire debug (SWD, 2 wires), and serial wire viewer (SWV)
interfaces
• 64 KB embedded SRAM (eSRAM)
• Up to 512 KB embedded nonvolatile memory (eNVM)
• Triple-speed Ethernet (TSE) 10/100/1000 Mbps MAC
• USB 2.0 high speed on-the-go (OTG) controller with ULPI interface
• 2.0B-compliant CAN controller, conforms to ISO11898-1, 32 transmit and 32 receive buffers
• Two SPI ports, two I2C ports, and multi-mode UARTs (MMUART) peripherals
• Hardware-based watchdog timer
• One general-purpose 64-bit (or two 32-bit) timer(s)
• Real-time calendar/counter (RTC)
• DDR bridge (4-port data R/W buffering bridge to DDR memory) with 64-bit AXI interface
• Non-blocking, multi-layer AHB bus matrix allowing multi-master scheme supporting 10 masters and7 slaves
• Two AHB-Lite/APB3 interfaces to FPGA fabric (master/slave-capable)
• Two DMA controllers to offload data transactions from the Cortex-M3 processor
• 8-channel peripheral DMA (PDMA) for data transfer between MSS peripherals and memory
• High-performance DMA (HPDMA) for data transfer between eSRAM and DDR memories
Clocking Resources
• Clock sources
• Up to two high precision 32 KHz to 20 MHz main crystal oscillator
• 1-MHz embedded RC oscillator
• 50-MHz embedded RC oscillator
• Up to eight clock conditioning circuits (CCCs) with up to eight integrated analog PLLs
• Output clock with eight output phases and 45° phase difference (multiply/divide and delaycapabilities)
• Frequency: 1 MHz to 200 MHz input, 20 MHz to 400 MHz output
High-Speed Serial Interfaces
• Up to 16 SerDes lanes, each supporting:
• XGXS/XAUI extension (to implement a 10-Gbps (XGMII) Ethernet PHY interface)
• Native EPCS SerDes interface that facilitates implementation of serial rapidIO (SRIO) in fabricor an SGMII interface to the Ethernet MAC in MSS
• PCI express (PCIe) endpoint controller
• ×1, ×2, and ×4 lane PCI express core
• Maximum payload size of up to 256 bytes
• 64-bit/32-bit AXI interface and 64-Bit/32-Bit AHB master and slave interfaces to the applicationlayer
High-Speed Memory Interfaces
• Up to two high-speed DDRx memory controllers
• MSS DDR (MDDR) and fabric DDR (FDDR) controllers
• Supports LPDDR/DDR2/DDR3
• Maximum 333 MHz DDR clock rate
• SECDED enable/disable feature
• Supports various DRAM bus width modes, ×8, ×9, ×16, ×18, ×32, ×36
• Supports command reordering to optimize memory efficiency
• Supports data reordering, returning critical word first for each command
• SDRAM support through the SMC_FIC and additional soft SDRAM memory controller
Operating Voltage and I/Os
• 1.2 V core voltage
• Multi-standard user I/Os (MSIO/MSIOD)
• LVTTL/LVCMOS 3.3 V (MSIO Only)
• LVCMOS 1.2 V, 1.5 V, 1.8 V, 2.5 V
• DDR (SSTL2_1, SSTL2_2)
• LVDS, MLVDS, Mini-LVDS, RSDS differential standards
• PCI
• LVPECL (receiver only)
• DDR I/Os (DDRIO)
• DDR2, DDR3, LPDDR, SSTL2, SSTL18, HSTL
• LVCMOS 1.2 V, 1.5 V, 1.8 V, 2.5 V
• Market-leading number of user I/Os with 5G SerDes

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图1.SmartFusion2 SoC FPGA框图

SmartFusion2 flash-based fabric has zero FIT configuration rate due to its SEU immunity, which is criticalin reliability applications. The flash fabric also has the advantage that no external configuration memoryis required, making the device instant-on; it retains configuration when powered off. To complement thisunique FPGA capability, SmartFusion2 devices add reliability to many other aspects of the device. Singleerror correct double error detect (SECDED) protection is implemented on the Cortex-M3 embeddedscratch pad memory, Ethernet, CAN, and USB buffers, and is optional on the DDR memory controllers.

This means that if a one-bit error is detected, the error is corrected automatically. If errors of more thanone bit are detected, they are not corrected. SECDED error signals are brought to the FPGA fabric toallow the user to monitor the status of these protected internal memories. Other areas of the architectureare implemented with latches, which are more resistant to SEUs. Therefore, no correction is needed inDDR bridges (MSS, MDDR, and FDDR), instruction cache and MMUART, SPI, and PCIe FIFOs.

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图2.SmartFusion2 SoC FPGA芯片布局图

SmartFusion2 SoC FPGA评估板M2S090TS-EVAL-KIT

The RoHS-compliant SmartFusion®2 SoC FPGA Security Evaluation Kit (M2S090TS-EVAL-KIT) enablesyou to develop the following types of applications:
• Data security
• Motor control
• System management
• Industrial automation
• High-speed serial I/O applications:
• Peripheral component interconnect express (PCIe)
• Serial-gigabit media independent interface (SGMII)
• User-customizable serial interfaces

评估板M2S090TS-EVAL-KIT包括:

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图3.评估板M2S090TS-EVAL-KIT框图

评估板M2S090TS-EVAL-KIT主要特性:

The M2S090TS-EVAL-KIT offers a full-featured evaluation board for SmartFusion2 SoC FPGAs. Theboard integrates the following features on a single chip.

• Reliable flash-based FPGA fabric
• 166 MHz ARM Cortex-M3 processor
• Advanced security processing accelerators
• Digital signal processing (DSP) blocks
• Static random-access memory (SRAM)
• Embedded non-volatile memory (eNVM)
• High-performance communication interfaces
The SmartFusion2 Security Evaluation Board has several standard interfaces, including.
• An RJ45 connector for 10/100/1000 Mbps Ethernet
• A full-duplex serializer/deserializer (SerDes) lane connected through sub-miniature version A (SMA)connectors
• A 64-bit GPIO header
• Various connectors for serial peripheral interface (SPI) support

The SmartFusion2 memory management system supports 512 Mb on-board low-power double data rate(LPDDR) SDRAM memory and 64 Mb SPI flash memory. The SerDes block can either be accessedusing the PCIe edge connector or using high-speed SMA connectors.

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图4.评估板M2S090TS-EVAL-KIT外形图

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图5.评估板M2S090TS-EVAL-KIT电路图(1)

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图6.评估板M2S090TS-EVAL-KIT电路图(2)

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图7.评估板M2S090TS-EVAL-KIT电路图(3)

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图8.评估板M2S090TS-EVAL-KIT电路图(4)

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图9.评估板M2S090TS-EVAL-KIT电路图(5)

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图10.评估板M2S090TS-EVAL-KIT电路图(6)

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图11.评估板M2S090TS-EVAL-KIT电路图(7)

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图12.评估板M2S090TS-EVAL-KIT电路图(8)

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图13.评估板M2S090TS-EVAL-KIT电路图(9)

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图14.评估板M2S090TS-EVAL-KIT电路图(10)

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图15.评估板M2S090TS-EVAL-KIT电路图(11)

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图16.评估板M2S090TS-EVAL-KIT电路图(12)

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图17.评估板M2S090TS-EVAL-KIT电路图(13)

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图18.评估板M2S090TS-EVAL-KIT电路图(14)

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图19.评估板M2S090TS-EVAL-KIT电路图(15)

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图20.评估板M2S090TS-EVAL-KIT电路图(16)

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图21.评估板M2S090TS-EVAL-KIT电路图(17)

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图22.评估板M2S090TS-EVAL-KIT电路图(18)

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图23.评估板M2S090TS-EVAL-KIT电路图(19)

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图24.评估板M2S090TS-EVAL-KIT电路图(20)

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图25.评估板M2S090TS-EVAL-KIT电路图(21)

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图26.评估板M2S090TS-EVAL-KIT PCB设计图(顶层丝印)

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图27.评估板M2S090TS-EVAL-KIT PCB设计图(底层)

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图28.评估板M2S090TS-EVAL-KIT PCB装配图

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基于三层级低开销的系统性的缓解FPGA中MBU问...

延迟时间d首先要保证能够检测到组合逻辑中全部的SET,因此必须大于SET的最大持续时间。随着工艺尺...

发表于 2018-05-02 10:02 276次阅读
基于三层级低开销的系统性的缓解FPGA中MBU问...

FPGA:X-DB异构计算实现百万级TPS的技巧

X-Engine 是集团数据库事业部研发的新一代存储引擎,是新一代分布式数据库X-DB的根基。为了达...

发表于 2018-05-02 08:31 46次阅读
FPGA:X-DB异构计算实现百万级TPS的技巧

工程师设计经验分享:画FPGA开发板所犯的那些错...

这里先截下我最初画这个开发板的一张惨不忍睹的PCB让大家看看。TopLayer如图: BottomL...

发表于 2018-05-01 20:48 452次阅读
工程师设计经验分享:画FPGA开发板所犯的那些错...

基于FPGA平台的安全自动驾驶解决方案

FPGA分为两部分,一部分是纯逻辑,可直接发出指令,操控传感器获取目标信息。不同距离的传感器,从高速...

发表于 2018-04-28 17:11 612次阅读
基于FPGA平台的安全自动驾驶解决方案

异构计算的两大派别 为什么需要异构计算?

20世纪80年代,异构计算技术就已经诞生了。所谓的异构,就是CPU、DSP、GPU、ASIC、协处理...

发表于 2018-04-28 11:41 92次阅读
异构计算的两大派别 为什么需要异构计算?

基于FPGA开发设计,为何模块看到一个严重警告?

为了避免约束多余的应用,在2017年1月初,OOC dcp文件将不再包含任何约束信息,如果你遵循我们...

发表于 2018-04-28 09:06 1377次阅读
基于FPGA开发设计,为何模块看到一个严重警告?

一文读懂FPGA固化

在Configuration d e vi ce 下拉列表框中根据实际设计选择被编程目标器件,对于E...

发表于 2018-04-27 16:52 133次阅读
一文读懂FPGA固化

怎么学习FPGA?菜鸟学习FPGA的步骤

第一句话是:还没学数电的先学数电。然后你可以选择verilog或者VHDL,有C语言基础的,建议选择...

发表于 2018-04-27 16:40 223次阅读
怎么学习FPGA?菜鸟学习FPGA的步骤

时隔近三年,Intel终于踏出了这一步

4月19日,Intel宣布旗下的FGPA已经被正式应用于主流的数据中心OEM厂商中。

发表于 2018-04-27 15:51 616次阅读
时隔近三年,Intel终于踏出了这一步

美帝发起贸易战的根本目的,给中国制造2025计划...

国内的FPGA公司有京微雅格、复旦微电子公司、高云FPGA、同方国芯、上海安路、西安智多晶微等,但是...

发表于 2018-04-27 15:18 769次阅读
美帝发起贸易战的根本目的,给中国制造2025计划...

基于FPGA的数字识别的方法

数字特征信息的提取基于打印体,如上图1,图2,图3所示,以图3数字5举例,红框是数字5的水平和竖直的...

发表于 2018-04-27 11:43 487次阅读
基于FPGA的数字识别的方法

高分辨率摄像头嵌入式360°视域视觉系统设计

FPGA阵列结构可能提供18×27乘法/累加单元块和32×128 RAM的DSP单元块,而此时的最佳...

发表于 2018-04-27 09:03 1691次阅读
高分辨率摄像头嵌入式360°视域视觉系统设计

如何优化实际解决方案使其用于FPGA

LTpowerCAD 可用来为各个电压轨提供电源解决方案。它还提供一系列参考设计,以让设计人员快速入...

发表于 2018-04-27 08:49 1332次阅读
如何优化实际解决方案使其用于FPGA

基于FPGA的异构计算是趋势

目前处于AI大爆发时期,异构计算的选择主要在FPGA和GPU之间。尽管目前异构计算使用最多的是利用G...

发表于 2018-04-25 09:17 407次阅读
基于FPGA的异构计算是趋势

FPGA学习:PLL硬核IP的配置和创建

下面我们来看本实例如何配置一个PLL硬核IP,并将其集成到工程中。如图8.18所示,在新建的工程中,...

发表于 2018-04-24 11:30 166次阅读
FPGA学习:PLL硬核IP的配置和创建

FPGA学习:PLL分频计数的LED闪烁实例

输入FPGA引脚上的25MHz时钟,配置PLL使其输出4路分别为12.5MHz、25MHz、50MH...

发表于 2018-04-24 11:20 120次阅读
FPGA学习:PLL分频计数的LED闪烁实例

学习FPGA的经验和教训

FPGA简单的说,就是现场可编程逻辑阵列。它的内部是逻辑单元,它们之间可以用线连接,至于以怎样的形式...

发表于 2018-04-24 10:12 190次阅读
学习FPGA的经验和教训

魏少军教授:AI芯片三大问题 中国芯片产业快速增...

芯片是实现AI的当然载体,清华大学魏少军教授指出,人工智能崛起的三个基本要素为算法、数据和算力。 A...

发表于 2018-04-23 13:43 4630次阅读
魏少军教授:AI芯片三大问题 中国芯片产业快速增...

一种基于仿真测试平台的实物自动化测试环境

动态测试因测试实施过程中被测系统处于运行状态,能够较为准确地反映系统实际运行时的行为,因此在测试技术...

发表于 2018-04-21 09:17 783次阅读
一种基于仿真测试平台的实物自动化测试环境

一文解析初学者如何学习FPGA

FPGA作为一种高新技术,由于其结构的特殊性,可以重复编程,开发周期较短,越来越受到电子爱好者的青睐...

发表于 2018-04-21 03:51 324次阅读
一文解析初学者如何学习FPGA

莱迪思发布全新FPGA设计软件_Lattice ...

莱迪思半导体公司推出全新的FPGA设计软件——Lattice Radiant,适用于需要开发低功耗嵌...

发表于 2018-04-21 03:13 453次阅读
莱迪思发布全新FPGA设计软件_Lattice ...

基于FPGA的移动目标实时定位跟踪系统

基于实时物体移动的静态图像背景中移动目标检测是计算机视觉领域的研究热点,在安防、监控、智能交通、机器...

发表于 2018-04-20 15:50 256次阅读
基于FPGA的移动目标实时定位跟踪系统

零基础学FPGA设计难吗 FPGA基本知识介绍

很多初学者觉得学FPGA很难,需要很多的基础,得懂VERILOG设计、会画原理图,会画PCB,还有各...

发表于 2018-04-20 15:41 233次阅读
零基础学FPGA设计难吗 FPGA基本知识介绍

FPGA设计之时序逻辑的模板

模块的模板包括了输入输出信号列表、信号定义,组合逻辑和时序逻辑等,这是一个模块常用的组件。学员只需要...

发表于 2018-04-20 15:40 104次阅读
FPGA设计之时序逻辑的模板

电源与规定的电流阶跃测试方案

许多应用处理器均需要现场可编程门阵列(FPGA)、专用集成电路(ASIC)和其它大功率中央处理器(C...

发表于 2018-04-20 09:18 956次阅读
电源与规定的电流阶跃测试方案

如何进行分FPGA模块划分

模块划分,顾名思义是指模块的划分。但是,明德扬至简设计法提出的模块划分,是广义的“模块划分”。后续所...

发表于 2018-04-20 02:44 135次阅读
如何进行分FPGA模块划分

基于FPGA开发的万年历系统

与传统计时工具如钟表日历等相比,数字万年历具备精确度高、成本低廉、运行稳定、功能多样等众多优点,因此...

发表于 2018-04-19 12:35 149次阅读
基于FPGA开发的万年历系统

基于fpga的数字时钟设计应用

本工程包括矩阵键盘和数码管显示模块,共同实现一个带有闹钟功能、可以设置时间的数字时钟。具体功能如下:...

发表于 2018-04-19 10:27 296次阅读
基于fpga的数字时钟设计应用

基于FPGA的篮球24秒倒计时系统设计

本工程包含了两个按键和4位数码管显示,共同实现一个篮球24秒倒计时、并具有暂停和重新计数复位的功能。...

发表于 2018-04-19 10:24 149次阅读
基于FPGA的篮球24秒倒计时系统设计

6个步骤 让你成为FPGA设计高手

VHDL和verilog各有优点,选择一个,建议选择verilog。熟练使用设计软件,知道怎样编译、...

发表于 2018-04-19 09:05 299次阅读
6个步骤 让你成为FPGA设计高手

fpga就业怎么样_fpga工程师是青春饭吗_f...

随着科技的发展,技术提高产品性能要求越来越高,近几年可编程的门阵列(FPGA)技术发展迅速,其高度的...

发表于 2018-04-19 09:03 1255次阅读
fpga就业怎么样_fpga工程师是青春饭吗_f...

如何排除FPGA电源定序问题

当电源定序不当时,就有可能发生闭锁失灵或电流消耗过大的现象。如果两个电源加到芯核接口和I/O接口上的...

发表于 2018-04-19 01:59 155次阅读
如何排除FPGA电源定序问题

fpga应用领域_fpga应用三个主要方向

本文首先介绍了fpga的优势及特点,其次介绍了fpga的应用领域,最后阐述了fpga应用的三个主要方...

发表于 2018-04-18 10:15 355次阅读
fpga应用领域_fpga应用三个主要方向

一文看懂fpga和单片机的区别

本文首先介绍了fpga的工作原理及特点,其次介绍了单片机的工作原理及特点,最后阐述了fpga和单片机...

发表于 2018-04-18 09:51 1204次阅读
一文看懂fpga和单片机的区别

一文解析FPGA的片上资源使用情况(组合逻辑及时...

本文主要介绍的是FPGA的片上资源使用情况,分别是从组合逻辑及时序逻辑来详细的分析。

发表于 2018-04-18 09:06 290次阅读
一文解析FPGA的片上资源使用情况(组合逻辑及时...

基于FPGA为实现平台的低功耗高速解码器系统

在本文中,利用自编码神经网络的编码器对输入数据进行编码,所得到隐含层的输出数据称为原始数据的编...

发表于 2018-04-18 08:58 451次阅读
基于FPGA为实现平台的低功耗高速解码器系统

ARM,DSP,FPGA,CPLD,SOPC,S...

ARM,DSP,FPGA,CPLD,SOPC,SOC之间有什么区别和联系 arm是一种嵌入式芯片,比...

发表于 2018-04-18 07:19 197次阅读
ARM,DSP,FPGA,CPLD,SOPC,S...

Xilinx Zynq-7000 All Pro...

当前工业工厂自动化需要机器视觉来快速准确检测检查生产线,确保高质量控制。这些稳定可靠的系统需要从简单...

发表于 2018-04-17 17:57 100次阅读
Xilinx Zynq-7000 All Pro...

掌握 Verilog FPGA设计和验证方法是A...

在嵌入式系统研发领域,随着产品AI化升级进程,原先设计常规数字系统的FPGA硬件工程师和系统软件设计...

发表于 2018-04-17 16:12 714次阅读
掌握 Verilog FPGA设计和验证方法是A...

ECP5-5G及ECP5-5G Versa开发板...

Lattice公司的ECP5-5G系列是低成本低功耗小尺寸的FPGA系列产品,提供高性能特性如增强的...

发表于 2018-04-17 03:38 108次阅读
ECP5-5G及ECP5-5G Versa开发板...

嵌入式视觉和网络边缘智能应用市场前景愈加明朗

十年前,嵌入式视觉技术主要用于比较少见、高度专业化的应用。今天,设计工程师们在越来越多新兴的工业、汽...

发表于 2018-04-16 17:20 2144次阅读
嵌入式视觉和网络边缘智能应用市场前景愈加明朗

百度和赛灵思加码FPGA 云加速人工智能应用大比...

本次大赛将以一个互联网应用(如CTR)为切入点,比赛协办方将提供资源(包括 AI 加速器)和数据集,...

发表于 2018-04-13 16:51 95次阅读
百度和赛灵思加码FPGA 云加速人工智能应用大比...

基于数字特征的识别算法设计实现

基于数字特征的识别算法其核心是通过对数字的形状以及结构等几何特征进行分析与统计,通过对数字特征的识别...

发表于 2018-04-13 16:39 192次阅读
基于数字特征的识别算法设计实现

基于FPGA微秒级实时金融指数行情计算

研究实时金融指数行情数据的高速分发及应用接口技术,采用高速传输总线结构实现实时金融指数行情数据的提取...

发表于 2018-04-13 16:07 1018次阅读
基于FPGA微秒级实时金融指数行情计算

使用英特尔 FPGA 加速企业工作负载已成为主流...

英特尔宣布原始设备制造商 (OEM) 在其服务器系列中采用了英特尔现场可编程门阵列 (FPGA) 加...

发表于 2018-04-12 12:51 2673次阅读
使用英特尔 FPGA 加速企业工作负载已成为主流...

FPGA介绍及现状分析_如何学习FPGA?

中国每年对于FPGA设计人才的需求缺口巨大,FPGA设计人才的薪水也是行业内最高的。目前,美国已有F...

发表于 2018-04-10 10:22 679次阅读
FPGA介绍及现状分析_如何学习FPGA?

开发FPGA的第一步,当然是选择一片符合设计需求...

首先需要分析功能需求,然后在平衡资源与速度后,估计速度需求。同样也可以根据之前的设计来确定,根据FP...

发表于 2018-04-08 16:22 700次阅读
开发FPGA的第一步,当然是选择一片符合设计需求...

解决FPGA一个解复用和时钟域转换问题

SERDES恢复出的数据进入FPGA有一个解复用和时钟域转换的问题,Stratix GX包含了专用电...

发表于 2018-04-08 08:46 1536次阅读
解决FPGA一个解复用和时钟域转换问题

基于UltraScale+FPGA可编程逻辑D...

随着实施基于云的服务和机器到机器通信所产生的数据呈指数级增长,数据中心面临重重挑战....

发表于 2018-04-08 08:43 1837次阅读
 基于UltraScale+FPGA可编程逻辑D...