CD40103B-MIL CMOS 8 级可预置 8 位二进制同步递减计数器

CD40102B和CD40103B由一个8级同步递减计数器组成，单个输出在内部计数为零时有效。 CD40102B配置为两个级联的4位BCD计数器，CD40103B包含一个8位二进制计数器。每种类型都有控制输入，用于启用或禁用时钟，清除计数器的最大计数，以及同步或异步预置计数器。所有控制输入和CARRY-OUT /ZERO-DEFECT输出均为低电平有效逻辑。

在正常操作中，计数器在CLOCK的每次正跳变时递减一个计数。当CARRY-IN /COUNTER ENABLE（CI /CE）\输入为高电平时，计数被禁止。如果CI /CE输入为低电平，则当计数达到零时，CARRY-OUT /ZERO-DEFECT（CO /ZD）\输出变为低电平，并在一个完整的时钟周期内保持低电平。

同步PRESET-ENABLE（SPE）\输入为低电平时，无论CI /CE输入的状态如何，JAM输入的数据都会在下一个正时钟转换时输入计数器。当ASYNCHRONOUS PRESET-ENABLE（APE）\输入为低电平时，无论SPE \，CI /CE \或CLOCK输入的状态如何，JAM输入的数据都被异步强制进入计数器。 JAM输入JO-J7表示CD40102B的两个4位BCD字和CD40103B的单个8位二进制字。当CLEAR（CLR）\输入为低电平时，计数器被异步清除为其最大计数（CD40102B为99 ₁₀ ，CD40103B为255 ₁₀ ），无论任何其他输入的状态。控制输入​​之间的优先关系在真值表中指示。

如果除了CI /CE \之外的所有控制输入在零计数时都为高电平，则计数器将跳转到最大计数，从而计数长度为100或256个时钟脉冲的序列。

这会导致CO /ZD输出变为低电平，以便在每个后续时钟脉冲上使能时钟。

CD40102B和CD40103B可能是使用CI /CE \输入和CO /ZD输出级联，以同步或纹波模式，如图4和图5所示。 CD40102B和CD40103B型采用16引脚双列直插塑料封装（E后缀），16引脚小外形封装（NSR后缀）和16引脚薄收缩小外形封装（PW和PWR后缀）。 CD40103B类型还提供16引脚密封双列直插式陶瓷封装（F3A后缀）。