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ZYNQ&AIX总线&PS与PL内部通信(用户自定义IP)

2018年01月09日 14:10 次阅读

                                                  ZYNQ 、AXI协议、PS与PL内部通信 
三种AXI总线分别为:

AXI4:(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求,是面向地址映射的接口,允许最大256轮的数据突发传输;

AXI4-Lite:(For simple, low-throughput memory-mapped communicaTIon )是一个轻量级的地址映射单次传输接口,占用很少的逻辑单元。

AXI4-Stream:(For high-speed streaming data.)面向高速流数据传输;去掉了地址项,允许无限制的数据突发传输规模。

AXI4总线和AXI4-Lite总线具有相同的组成部分:

(1)读地址通道,包含ARVALID, ARADDR, ARREADY信号;

(2)读数据通道,包含RVALID, RDATA, RREADY, RRESP信号;

(3)写地址通道,包含AWVALID,AWADDR, AWREADY信号;

(4)写数据通道,包含WVALID, WDATA,WSTRB, WREADY信号;

(5)写应答通道,包含BVALID, BRESP, BREADY信号;

(6)系统通道,包含:ACLK,ARESETN信号。

AXI4-Stream总线的组成:

(1)ACLK信号:总线时钟,上升沿有效;

(2)ARESETN信号:总线复位,低电平有效

(3)TREADY信号:从机告诉主机做好传输准备;

(4)TDATA信号:数据,可选宽度32,64,128,256bit

(5)TSTRB信号:每一bit对应TDATA的一个有效字节,宽度为TDATA/8

(6)TLAST信号:主机告诉从机该次传输为突发传输的结尾;

(7)TVALID信号:主机告诉从机数据本次传输有效;

(8)TUSER信号 :用户定义信号,宽度为128bit。

三种AXI接口分别是:

AXI-GP接口(4个):是通用的AXI接口,包括两个32位主设备接口和两个32位从设备接口,用过改接口可以访问PS中的片内外设。

AXI-HP接口(4个):是高性能/带宽的标准的接口,PL模块作为主设备连接(从下图中箭头可以看出)。主要用于PL访问PS上的存储器(DDR和On-Chip RAM)

AXI-ACP接口(1个):是ARM多核架构下定义的一种接口,中文翻译为加速器一致性端口,用来管理DMA之类的不带缓存的AXI外设,PS端是Slave接口。

我们可以双击查看ZYNQ的IP核的内部配置,就能发现上述的三种接口,图中已用红色方框标记出来,我们可以清楚的看出接口连接与总线的走向:

AXI协议之握手协议

AXI4所采用的是一种READY,VALID握手通信机制,简单来说主从双方进行数据通信前,有一个握手的过程。传输源产生VLAID信号来指明何时数据或控制信息有效。而目地源产生READY信号来指明已经准备好接受数据或控制信息。传输发生在VALID和READY信号同时为高的时候。VALID和READY信号的出现有三种关系:VALID先变高READY后变高,READY先变高VALID后变高,VALID和READY信号同时变高。无论什么情况信息传输立马发生在VALID和READY信号同时为高且ACLK上升沿,时序图如下:

axi.jpg

需要强调的是,AXI的五个通道,每个通道都有握手机制,接下来我们就来分析一下AXI-Lite的源码来更深入的了解AXI机制。

突发式读

w.jpg

当地址出现在地址总线后,传输的数据将出现在读数据通道上。设备保持VALID为低直到读数据有效。为了表明一次突发式读写的完成,设备用RLAST信号来表示最后一个被传输的数据。

突发式写

ww.png

这一过程的开始时,主机发送地址和控制信息到写地址通道中,然后主机发送每一个写数据到写数据通道中。当主机发送最后一个数据时,WLAST信号就变为高。当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。

PS与PL内部通信(用户自定义IP)

  先要自定义一个AXI-Lite的IP,新建工程之后,选择,菜单栏->Tools->Creat and Package IP:

ip.jpg

选择Next>>选择Create AXI4 Peripheral>>然后Next默认,选择Next>>注意这里接口类型选择Lite,选择Next>>选择Edit IP,点击Finish:

此后,Vivado会新建一个工程,专门编辑该IP,通过该工程,我们就可以看到Vivado为我们生成的AXI-Lite的操作源码:

ip2.png

AXI-Lite 源码分析

当打开顶层文件的时,是一堆AXI的信号。


PS向PL写数据(PS作为Master,PL作为Slave)

先来看一段WDATA相关的代码:

always @( posedge S_AXI_ACLK ) begin   if ( S_AXI_ARESETN == 1'b0 )     begin       slv_reg0 <= 0;       slv_reg1 <= 0;       slv_reg2 <= 0;       slv_reg3 <= 0;     end   else begin     if (slv_reg_wren)       begin         case ( axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )           2'h0:             for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )               if ( S_AXI_WSTRB[byte_index] == 1 ) begin                 // RespecTIve byte enables are asserted as per write strobes                 // Slave register 0                 slv_reg0[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];               end             2'h1:             for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )               if ( S_AXI_WSTRB[byte_index] == 1 ) begin                 // RespecTIve byte enables are asserted as per write strobes                 // Slave register 1                 slv_reg1[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];               end             2'h2:             for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )               if ( S_AXI_WSTRB[byte_index] == 1 ) begin                 // RespecTIve byte enables are asserted as per write strobes                 // Slave register 2                 slv_reg2[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];               end             2'h3:             for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )               if ( S_AXI_WSTRB[byte_index] == 1 ) begin                 // Respective byte enables are asserted as per write strobes                 // Slave register 3                 slv_reg3[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];               end             default : begin                       slv_reg0 <= slv_reg0;                       slv_reg1 <= slv_reg1;                       slv_reg2 <= slv_reg2;                       slv_reg3 <= slv_reg3;                     end         endcase       end   end

这段程序的作用是,当PS那边向AXI4-Lite总线写数据时,PS这边负责将数据接收到寄存器slv_reg。而slv_reg寄存器有0~3共4个。至于赋值给哪一个由axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB]决定,根据宏定义其实就是由axi_awaddr[3:2] (写地址中不仅包含地址,而且包含了控制位,这里的[3:2]就是控制位)决定赋值给哪个slv_reg。

PS读取PL数据(PS作为Master,PL作为Slave)

我们继续来看有关RADTA读数据代码:

// Output register or memory read data always @( posedge S_AXI_ACLK ) begin   if ( S_AXI_ARESETN == 1'b0 )     begin       axi_rdata  <= 0;     end   else     begin           // When there is a valid read address (S_AXI_ARVALID) with       // acceptance of read address by the slave (axi_arready),       // output the read dada       if (slv_reg_rden)         begin           axi_rdata <= reg_data_out;     // register read data         end        end end//当PS读取数据时,程序会把reg_data_out复制给axi_rdata(RADTA读数据)。 always @(*) begin       // Address decoding for reading registers       case ( axi_araddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )         2'h0   : reg_data_out <= slv_reg0;         2'h1   : reg_data_out <= slv_reg1;         2'h2   : reg_data_out <= slv_reg2;         2'h3   : reg_data_out <= slv_reg3;         default : reg_data_out <= 0;       endcase

    ZYNQ嵌入式设计时,用户在PL中自定义的IP相当于PS(ARM的外设)挂在AXI总线上,他们之间是通过AXI总线进行数据传输。创建好哦IP后,文件自动的生成,用户只需要做简单的修改,寄存器赋值就可以。






 

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发表于 2017-11-17 01:39 89次阅读
基于Zynq的嵌入式系统教学改革背景与措施

基于Xilinx Zynq SoC强大的性能成为...

近些年来无人机行业不断发展,商业和消费市场都受到了广大用户的欢迎。同时无人机平台也应用于越来越多的方...

发表于 2017-11-17 01:37 151次阅读
基于Xilinx Zynq SoC强大的性能成为...

基于Zynq UltraScale+ MPSoC...

熟悉运行在赛灵思 Zynq UltraScale+ MPSoC 上的 Xen 管理程序。 赛灵思和 ...

发表于 2017-11-16 20:17 482次阅读
基于Zynq UltraScale+ MPSoC...

安卓5.1现已可支持MPSoC 使其拥有有更高更...

全可编程技术和器件的全球领先企业赛灵思公司 (Xilinx, Inc. (NASDAQ:XLNX))...

发表于 2017-11-16 20:16 72次阅读
安卓5.1现已可支持MPSoC 使其拥有有更高更...

采用Zynq SoC的智能网关可提高世界一流制造...

采用Zynq SoC的智能网关可提高世界一流制造厂的生产力。 工业物联网是指所有系统应该在全球范围内...

发表于 2017-11-16 20:10 285次阅读
采用Zynq SoC的智能网关可提高世界一流制造...

Xilinx 16nm Zynq UltraSc...

Xilinx的六位专家在IEEE Micro杂志3/4月刊上联名发表了一篇15页的长文深度描述了X...

发表于 2017-11-16 20:01 150次阅读
Xilinx 16nm Zynq UltraSc...

基于Zynq SoC器件Aerotenna实现首...

借助赛灵思 Zynq SoC 器件的处理能力和 I/O 功能,Aerotenna 实现首次 Ardu...

发表于 2017-11-16 19:51 302次阅读
基于Zynq SoC器件Aerotenna实现首...

基于Zynq-7000的图像拼接技术的系统设计构...

针对安防监控与智慧交通领域无盲区视频摄录的需求,基于Zynq-7000平台优势进行宽幅视频处理软硬...

发表于 2017-11-16 18:56 359次阅读
基于Zynq-7000的图像拼接技术的系统设计构...

视频技术之超高清(UHD)H.264视频编解码I...

Atria Logic公司开发的H.264编解码IP(包括AL-H264E-4KI422-HW编码器...

发表于 2017-11-16 13:35 192次阅读
视频技术之超高清(UHD)H.264视频编解码I...

基于Xilinx Zynq UtralScale...

本实验工程利用Xilinx Zynq UtralScale+(MPSoC)ZCU102嵌入式评估板...

发表于 2017-11-15 14:46 951次阅读
基于Xilinx Zynq UtralScale...

Xilinx MMADD中乘法器IP块介绍与调试...

得益于赛灵思的SDSoC开发环境,将您的软件算法部分卸载到Zynq SoC或Zynq UltraSc...

发表于 2017-11-15 13:22 102次阅读
Xilinx MMADD中乘法器IP块介绍与调试...

【Z-turn Board试用体验】+ ZYNQ和Microblaze一起使用

发表于 2017-10-29 17:00 11020次阅读
【Z-turn Board试用体验】+ ZYNQ和Microblaze一起使用

基于单/双核Zynq的GigaExpress S...

Berten团队主要研发高速电子产品,或者为大多数需求应用提供信号处理解决方案,尤其是在一些极端环境...

发表于 2017-03-31 15:51 393次阅读
基于单/双核Zynq的GigaExpress S...

如何在Zynq 7000平台上使用Linux s...

在上一篇博客中,介绍了如何配置Vivado下的硬件工程、例化SPI硬件接口和如何使用petalinu...

发表于 2017-03-21 15:37 886次阅读
如何在Zynq 7000平台上使用Linux s...

创建ZYNQ处理器设计和Logic Analyz...

我们的目的是创建一个Zynq Soc处理器设计,并用Logic Analyzer来调试我们感兴趣的信...

发表于 2017-03-21 10:56 323次阅读
创建ZYNQ处理器设计和Logic Analyz...

Zynq中使用FreeRTOS的空闲钩子函数时在...

本文介绍zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置和一些说明

发表于 2017-03-09 14:33 484次阅读
Zynq中使用FreeRTOS的空闲钩子函数时在...

基于Zynq全新Z系列工业智能相机

Vision Components公司是智能相机领域的卓越企业之一。在1995年推出了VC11智能相...

发表于 2017-03-08 16:27 883次阅读
基于Zynq全新Z系列工业智能相机

利用Zynq SoC和机器学习打造智能工厂

随着工业的不断发展,现在很多工厂都已经使用数控机床等设备来提高生产力,但是也暴露出一些问题,比如一台...

发表于 2017-02-21 16:53 572次阅读
利用Zynq SoC和机器学习打造智能工厂

面向Zynq IIoT应用电源解决方案参考设计

Xilinx Zynq-7000全可编程SoC器件自从面向市场以来受到了很大欢迎,被应用到很多系统设...

发表于 2017-02-13 16:07 337次阅读
面向Zynq IIoT应用电源解决方案参考设计

Board从入门到精通(五):软硬件协同设计

Zynq最大的优势在于,同时具备软件、硬件、IO可编程,即All Programmable。在设计Z...

发表于 2017-02-11 19:01 296次阅读
Board从入门到精通(五):软硬件协同设计

赛灵思ZYNQ-7000架构

该文章的硬件平台是:ZC702(XC7Z020-1CLG484CES )。所用软件包括:PlanAh...

发表于 2017-02-11 18:56 924次阅读
赛灵思ZYNQ-7000架构

裸机AMP(非对称多进程处理模式)

在上一篇博客中,我们已经将Zynq SoC启动并运行起来,在AMP(非对称多进程处理)模式下使用了两...

发表于 2017-02-11 10:18 287次阅读
裸机AMP(非对称多进程处理模式)

在Zynq SoC上实现双核非对称的多进程处理模...

在我的上一篇博客中我介绍了利用Zynq SoC上的两个ARM Cortex-A9 MPCore处理器...

发表于 2017-02-11 10:08 322次阅读
在Zynq SoC上实现双核非对称的多进程处理模...

将Zynq SoC上的两个ARM Cortex

到目前为止我们摸索使用过的Zynq All Programmable SoC PS(处理器系统)部分...

发表于 2017-02-11 10:06 420次阅读
将Zynq SoC上的两个ARM Cortex

Adam Taylor玩转MicroZed:Fr...

在上一篇博客中成功地演示了FreeRTOS并在基于Zynq的MicroZed板上运行之后,显然我们想...

发表于 2017-02-11 10:03 202次阅读
Adam Taylor玩转MicroZed:Fr...

Adam Tayloy玩转MicroZed系列5...

在以前发布的玩转MicroZed系列博客中,我们建立了一个基于Zynq的系统,通过使用双端口RAMS...

发表于 2017-02-11 07:05 105次阅读
Adam Tayloy玩转MicroZed系列5...

Adam Taylor玩转MicroZed系列之...

Zynq SoC的处理系统提供额外功能让我们可以建立一个更加灵活的Zynq 程序下载系统以适应更多工...

发表于 2017-02-11 07:03 130次阅读
Adam Taylor玩转MicroZed系列之...

Adam Taylor玩转MicroZed系列之...

到现在为止,我们知道如何在基于Zynq SoC的系统中例化PicoBlaze 软核处理器。在这篇博客...

发表于 2017-02-11 07:01 136次阅读
Adam Taylor玩转MicroZed系列之...

ZedBoard学习手记(九) 在ZedBoar...

在Zynq平台上运行QT其实与PC无异,都需要相应的执行环境,只不过PC上的QT Lib可以使用QT...

发表于 2017-02-11 01:26 181次阅读
ZedBoard学习手记(九) 在ZedBoar...

一步一步学ZedBoard Zynq(四):基于...

本小节通过使用XPS中的定制IP向导(ipwiz),为已经存在的ARM PS 系统添加用户自定IP(...

发表于 2017-02-10 20:37 729次阅读
一步一步学ZedBoard Zynq(四):基于...

一步一步学ZedBoard Zynq(三):使用...

这一节的目的是使用XPS为ARM PS?处理系统?添加额外的IP。从IP Catalog 标签添加G...

发表于 2017-02-10 20:30 460次阅读
一步一步学ZedBoard Zynq(三):使用...

一步一步学ZedBoard Zynq(二):使用...

《一步一步学ZedBoard & Zynq》系列第二篇,目的是为了学习不使用ARM PS情况下,只对...

发表于 2017-02-10 20:24 478次阅读
一步一步学ZedBoard Zynq(二):使用...

运行于Zynq SoC上µITRON(操作系统)...

eT-Kernel是由eSOL公司推出的基于T-Engine的操作系统,有望成为?ITRON操作系统...

发表于 2017-02-10 19:31 131次阅读
运行于Zynq SoC上µITRON(操作系统)...

基于zed的tesseract移植过程记录

于是今天就打算把这个软件移植到Zynq上,在PC上之前就已经成功安装了tesseract了,并且利用...

发表于 2017-02-10 18:50 188次阅读
基于zed的tesseract移植过程记录

基于zynq的Linux根文件系统生成

Linux中Root Filesystem(根文件系统)是必不可少的,常用的是BusyBox,本节就...

发表于 2017-02-10 15:58 182次阅读
基于zynq的Linux根文件系统生成