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5nm?3nm?芯片制程的极限究竟在哪里?

2021年11月26日 10:11 次阅读

来源: EEPW 电子产品世界

芯片制程

现在的集成电路制造技术其核心就是光刻技术,这种方法与照相类似,就是将掩模版上的图形转移到涂有光致抗蚀剂(或称光刻胶)的硅片上。在实际工艺中,一个芯片的产生要经历几十次光刻才能完成,有些结构层甚至需要多次光刻才能形成。

在这个发展阶段,所谓的物理极限其实就是光的波长限制,所以科学家们所做的工作主要是不断降低用于曝光的光线的波长。通过这种方法,不断提高光刻分辨率,分辨率高了,同样大小的硅晶圆上,可以生产更多的芯片。

· 2001年:芯片制程工艺是130nm,例如奔腾3处理器。

· 2004年:90nm的元年。

· 2012年:制程工艺发展到22nm,此时联电、联发科、格芯等很多厂家可以达到22nm的半导体制程工艺。

· 2015年:芯片制成发展的一个分水岭,进入14nm时,联电止步于此。

· 2017年:步入10nm时代,英特尔停在了10nm,i5和i7处理器由于良率问题而迟迟无法交货。

· 2018年:7nm来临,英特尔至今无法突破,而美国另一家芯片代工巨头“格芯”,也是在7纳米处倒下的。

· 2019年:6nm开始量产。

· 2020年:制程开始进入5nm时代,进入更难的5nm,只有三星和台积电生存下来了。

·5nm芯片的现状

第一款出货的5nm芯片,是苹果2020年10月份发布并上市的A14仿生芯片,这款SoC的晶体管数量达到118亿个,比A13多大约40%;而第二款则是集成153亿个晶体管的华为麒麟9000。

但是随着半导体技术逐渐接近物理瓶颈,晶体管尺寸的微缩越来越难。5nm的手机芯片的表现似乎并不尽人意,不仅在性能提升有限,功耗也面临“翻车”。对于普通用户来说,设备发热严重和高功耗会直接影响使用体验,芯片散热差严重时会导致芯片异常甚至失效。

主要原因是制造工艺不成熟,工艺、IC设计与功耗的不平衡。当制造工艺和IC设计不匹配时,便会造成一些问题,包括功耗、性能等。

厂商为追求更低的成本,用更小面积的芯片承载更多的晶体管,看似是达成制程越先进、芯片性能越好、功耗越低。但实际情况更复杂,有的厂商通过增加核心、也有通过设计更复杂的电路,无论是增加核心还是设计更复杂的电路,都需要面对功耗激增的问题,两者之间又需要寻找新方法进行平衡。

另外,5nm芯片的成本极高。市场研究机构IBS给出的数据显示,自28nm之后芯片的成本迅速上升:28nm工艺的成本为0.629亿美元,到了7nm和5nm芯片的成本迅速暴增,5nm将增至4.76亿美元。

在FinFET工艺之后,环绕式闸极电晶体(GAA)也开始提上议程,台积电原本计划在5nm节点上应用该技术,但考虑到综合性能和成本之后,选择继续使用FinFET工艺。让GAA的应用推迟至3nm节点上。

·2nm已经开始研发

台积电5nm虽然已经量产,但产能还是很有限,还在持续提升中;另外3nm制程也预计在2021年风险量产,在2022年下半年量产,这次台积电内部又将2nm芯片提上了日程。据财联社消息,台积电方面近期表示,将在新的台湾研发中心运营一条先进生产线,拥有8000名工程师,该设施将专注于研究2纳米芯片等产品。有业界声音估计,台积电2nm将在2023年至2024年推出。

图 | ASML 预测半导体制程升级规划

从诞生到现在的二十年间,FinEFT技术已经让芯片工艺节点制程最高突破到3nm。不过,3nm几乎已经逼近FinFET的极限,再往下发展,无论是鳍片距离、短沟道效应还是材料已经到达阈值,如果没有改变架构,芯片可能连物理结构都构不成。

所以,台积电的2nm制程用上了GAA技术,作为FinFET技术的演进,这也可以用来继续抑制短沟道效应的技术。但是在GAA工艺上,台积电并不是走得最快的。台积电在最新的3nm制程上还将继续沿用FinFET工艺,不过三星的3nm则选择了GAA工艺路线。

GAA是FinFET技术的演进,其四面都被栅极围绕,从而再度增强栅极对沟道的控制能力,有效减少漏电。它和FinFET有相同的理念,不同之处在于GAA的栅极对沟道的四面包裹,源极和漏极不再和基底接触。

根据设计的不同,GAA也有不同的形态,目前比较主流的四个技术是纳米线、板片状结构多路桥接鳍片、六角形截面纳米线、纳米环。三星对外介绍的GAA技术是MulTI-Bridge Channel FET(MBCFET),即板片状结构多路桥接鳍片。台积电同样采用MBCFET架构。

GAA可以带来性能和功耗的降低,但成本也非常高,三星称其3nm GAA的成本可能会超过5亿美元。

·芯片制程发展极限

随着芯片尺寸的进一步缩小,新的“物理极限”出现了。这就是我们传统计算机芯片的设计理念问题。我们都知道的,现在的电脑是基于数字电路0、1这样的逻辑电路搭建起来的。而随着芯片尺寸的减小,最小的PN结也在不断的减小。由于量子效应,PN结不能形成之前的工作状态,也就是说,不再表现出0和1这种状态,量子效应成为了数字集成电路的拦路虎。

这怎么办呢?其实,需要的不是做新的PN结出来,因为PN结已经无法再小了。科学家们做的工作是,发展下一代计算机技术:量子计算机。这种计算机的工作原理跟我们现在的计算机是不同,它是利用量子的波函数来进行计算的。它的计算逻辑不同於数字电子计算机,量子计算用来存储资料的对象是量子位元,它使用量子演算法来进行资料操作。

这种变化其实就是新的技术手段代替老的技术手段的过程。面对无法再小的数字化集成电路科学家祭出的新的手段就是量子计算,用量子计算来取代数字计算,让计算能力进入到一个新的发展阶段。

还有就是目前,芯片都是由硅为基础,在上面刻蚀电路,但是,理论研究表明,当芯片制程达到1nm的时候,量子隧穿效应,就是电子不受控制,所以这是人们很担心的问题,1nm后怎么办?目前人类马上将硅基材料的性能压缩到了极限,所以更换材料已经被提上日程,目前最有希望的便是二硫化钼(MoS2)。

硅和二硫化钼都有晶体结构,但是二硫化钼对于控制电子的能力要强于硅,众所周知,晶体管由源极,漏极和栅极,栅极负责电子的流向,它是起开关作用,在1nm的时候,栅极已经很难发挥其作用了。而通过二硫化钼,则会解决这个问题,而且二硫化钼的介电常数非常低,可以将栅极压缩到1nm完全没有问题。

1nm是人类半导体发展的重要节点,可以说,能不能突破1nm的魔咒,关乎计算机的发展,虽然二硫化钼的应用价值非常大,但是,目前还在早期阶段,而且,如何批量生产1nm的晶体管还没有解决,但是,这并不妨碍二硫化钼在未来集成电路的前景。

·持续加码先进制程是一场冒险?

当前,芯片由先进制程带来的性能、功耗回报正在显著降低。近几个月,搭载5nm制程工艺SOC的智能手机陆续上市。从这些手机的实际表现来看,无论是台积电的5nm FinFET工艺,抑或三星的5nm LPE工艺,性能、功耗提升都未能满足市场预期。

三星方面,功耗翻车的问题比较突出。采用三星5nm LPE工艺的骁龙888处理器和上代产品骁龙865处理器对比,单核功耗和多核功耗明显增加,能效表现上大幅下降。

台积电方面,快步推进的5nm,实际性能提升有些拉胯。以苹果A系列处理器为例,同样基于台积电7nm制程,A13处理器相比A12处理器CPU性能提升20%、GPU性能提升20%;而基于台积电5nm制程的A14相比A13,CPU 性能方面提升大约在16.7%左右,GPU性能提升则大约在8.3%左右。

也就是说,在苹果A系列处理器上,5nm制程进步带来的进步,很可能还比不上苹果自己对处理器架构的优化升级。虽然有一些业内人士猜测,这是由于5nm初期良品率不高,苹果A14屏蔽了一些核心。但同样采用台积电5nm工艺的麒麟9000,其功耗控制较之官方数据也存在较大差异。

5nm先进制程工艺的实际表现普遍称不上令人满意,对于当前阶段使用5nm工艺的产品而言,其营销价值或许要远远超过先进制程本身的实用价值。

更加令人感到不安的是,在当前台积电5nm制程工艺的实用价值都很成问题的情况下,台积电还在持续加大对下一代制程节点3nm工艺的研发投入。在近日的财报会议上,台积电管理层宣布2021年计划将年度资本开支从2020年的170亿美元大幅提升到250亿至280亿美元,增幅将达到45%至63%,其中约80%将用于3nm工艺研发,这意味着,台积电今年将会有超过150亿美元的资本支出投向3nm工艺。

而根据台积电此前公布的计划,他们的3nm工艺,计划在今年风险试产,2022年大规模量产。也就是说,按照台积电的规划,明年在市场上我们就可以看到一些搭载台积电3nm工艺的产品。

这依然符合台积电近几年来的先进制程升级换代节奏,然而从产品的实际表现来看,高昂的代价并没能完美实现预期中的效果。换而言之,台积电现在很可能已经触碰到了资本投入和技术实现之间的一个瓶颈,忽视这一瓶颈而又急切想要实现3nm先进制程工艺的台积电,其实已经陷入了一场极限技术冒险。

封面图片来源:电子产品世界

免责声明:该文章系转载,登载该文章目的为更广泛的传递市场信息,文章内容仅供参考。

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