高速转换器的lvds,cml,coms数字输出的分析和对比

设计人员有各种模数转换器(ADC)可以选择，数字数据输出类型是选择过程中需要考虑的一项重要参数。目前，高速转换器三种最常用的数字输出是互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。ADC中每种数字输出类型都各有优劣，设计人员应根据特定应用仔细考虑。这些因素取决于ADC的采样速率和分辨率、输出数据速率、系统设计的电源要求，以及其他因素。本文将讨论每种输出类型的电气规格，及其适合特定应用的具体特点。我们将从物理实现、效率以及最适合每种类型的应用这些方面来对比这些不同类型的输出。

CMOS数字输出驱动器

在采样速率小于200 MSPS的ADC中，CMOS是很常见的数字输出。典型的CMOS驱动器由两个晶体管(一个NMOS和一个PMOS)组成，连接在电源(VDD)和地之间，如图1a所示。这种结构会导致输出反转，因此，可以采用图1b所示的背对背结构作为替代方法，避免输出反转。输出为低阻抗时，CMOS输出驱动器的输入为高阻抗。在驱动器的输入端，由于栅极与导电材料之间经栅极氧化层隔离，两个CMOS晶体管的栅极阻抗极高。输入端阻抗范围可达k至M级。在驱动器输出端，阻抗由漏电流ID控制，该电流通常较小。此时，阻抗通常小于几百。CMOS的电平摆幅大约在VDD和地之间，因此可能会很大，具体取决于VDD幅度。

 

由于输入阻抗较高，输出阻抗较低，CMOS的优势之一在于通常可以用一个输出驱动多个CMOS输入。CMOS的另一个优势是低静态电流。唯一出现较大电流的情况是CMOS驱动器上发生切换时。无论驱动器处于低电平(拉至地)还是高电平(拉至VDD)，驱动器中的电流都极小。但是，当驱动器从低电平切换到高电平或从高电平切换到低电平时，VDD与地之间会暂时出现低阻抗路径。该瞬态电流是转换器速度超过200 MSPS时，输出驱动器中采用其他技术的主要原因。

另一个原因是转换器的每一位都需要CMOS驱动器。如果转换器有14位，就需要14个CMOS输出驱动器来传输每一位。一般会有一个以上的转换器置于单个指定封装，常见为八个。采用CMOS技术时，意味着数据输出需要高达112个输出引脚。从封装角度来看，这不太可能实现，而且还会产生高功耗，并使电路板布局变得更加复杂。为了解决这些问题，我们引入了使用低压差分信号(LVDS)的接口。

LVDS数字输出驱动器

与CMOS技术相比，LVDS具备一些明显优势。它可以在低电压信号(约350 mV)下工作，并且为差分而非单端。低压摆幅具有较快的切换时间，可以减少EMI问题。差分这一特性可以带来共模抑制的好处。这意味着耦合到信号的噪声对两个信号路径均为共模，大部分都可被差分接收器消除。LVDS中的阻抗必须更加严格控制。在LVDS中，负载阻抗应约为100 ，通常通过LVDS接收器上的并联端接电阻实现。此外，LVDS信号还应采用受控阻抗传输线进行传输。差分阻抗保持在100 时，所需的单端阻抗为50 。图2所示为典型LVDS输出驱动器。

 

如图2中LVDS输出驱动器拓扑结构所示，电路工作会在输出电源产生固定直流负载电流。这可以避免输出逻辑状态跃迁时典型CMOS输出驱动器中出现的电流尖峰。电路中的标称源电流/吸电流设为3.5 mA，使得端接电阻100 时典型输出电压摆幅为350 mV。电路的共模电平通常设为1.2 V，兼容3.3 V、2.5 V和1.8 V电源电压。

有两种书面标准可用来定义LVDS接口。最常用的标准之一是ANSI/TIA/EIA-644规格，标题为《低压差分信号(LVDS)接口电路的电气特性》。另一种是IEEE标准1596.3，标题为《可扩展一致性接口(SCI)的低压差分信号IEEE标准》。

LVDS需要多加注意信号路由的物理布局，但在采样速率达到200 MSPS或更高时可以为转换器提供许多优势。LVDS的恒定电流使得许多输出都能受到驱动，无需CMOS要求的大量电流吸取。此外，LVDS还能以双倍数据速率(DDR)模式工作，其中两个数据位可以通过同一个LVDS输出驱动器。与CMOS相比，可以减少一半的引脚数。同时，还降低了等量数据输出的功耗。对转换器数据输出而言，LVDS确实相比CMOS具有诸多优势，但也和CMOS一样存在一些限制。随着转换器分辨率的增加，LVDS接口所需的数据输出量会变得更难针对PCB布局进行管理。此外，转换器的采样率最终会使接口所需的数据速率超出LVDS的能力。