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电子发烧友网>模拟技术>接口/时钟/PLL>美高森美推出低抖动性能高集成度任意输出频率的时钟发生器

美高森美推出低抖动性能高集成度任意输出频率的时钟发生器

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集成2.0 GHz压控振荡器数据表的AD9518-3 6输出时钟发生器
2021-06-17 15:38:273

集成2.5 GHz压控振荡器数据表的AD9517-1 12输出时钟发生器

集成2.5 GHz压控振荡器数据表的AD9517-1 12输出时钟发生器
2021-06-17 15:57:386

Cypress时钟发生器的分类,它有哪些应用

Cypress时钟发生器应用在车辆、工业生产、消费品和网络服务的EMI降低和非EMI降低时钟发生器。 Cypress具有广泛的时钟发生器组合,兼容700MHz的频率和不超过0.7PS的RMS相位抖动
2022-04-22 09:02:09806

超低抖动时钟发生器如何优化串行链路系统性能

超低抖动时钟发生器如何优化串行链路系统性能
2022-11-04 09:50:150

双环路时钟发生器清除抖动,提供多个高频输出

AD9523、AD9523-1和AD9524时钟发生器(如图1所示)由两个串联的模拟PLL组成。第一个PLL(PLL1)清除参考抖动,而第二个PLL(PLL2)产生高频相位对齐输出。PLL2 还可以产生高基频,从中可以导出各种较低频率
2023-02-02 17:29:35829

评估低抖动PLL时钟发生器的电源噪声抑制

采用PLL的时钟发生器广泛用于网络设备中,用于生成高精度和低抖动参考时钟或保持同步网络操作。大多数时钟振荡器使用理想、干净的电源给出其抖动或相位噪声规格。然而,在实际的系统环境中,电源可能会因板载开关电源或嘈杂的数字ASIC而受到干扰。为了在系统设计中实现最佳性能,了解这种干扰的影响非常重要。
2023-03-08 15:33:00897

评估低抖动PLL时钟发生器的电源噪声抑制

本文讨论电源噪声干扰对基于PLL的时钟发生器的影响,并介绍几种用于评估由此产生的确定性抖动(DJ)的测量技术。派生关系显示了如何使用频域杂散测量来评估时序抖动行为。实验室台架测试结果用于比较测量技术,并演示如何可靠地评估参考时钟发生器的电源噪声抑制(PSNR)性能
2023-04-11 11:06:39811

核芯互联高性能通用时钟发生器CLG5908概述

CLG5908是一颗高性能任意频率任意输出格式通用时钟发生器,可以支持1~750M任意频点输出频率精度 < 0.001 PPM,并且jitter性能优越,通常模式下RMS jitter<200fs,同时支持Down-Spread和Center-Spread SSC。
2023-04-23 14:43:12626

极景微发布超小封装PCIe5.0时钟发生器

极景微发布超小封装PCIe5.0时钟发生器日前,极景微(UltraSilicon)宣布,推出两款支持PCIe5.0接口标准的1输出及2输出时钟发生器,分别为US6D101和US6D102。该芯片具有
2023-02-02 15:25:54999

时钟发生器性能对数据转换器的影响

时钟发生器件的选择上往往少有考虑。目前市场上有性能属性大相径庭的众多时钟发生器。然而,如果不慎重考虑时钟发生器、相位噪声和抖动性能,数据转换器、动态范围和线性度性能可能受到严重的影响。...
2023-11-28 14:33:570

毫微微时钟网络同步器、抖动衰减器和时钟发生器RC32112A 数据表

电子发烧友网站提供《毫微微时钟网络同步器、抖动衰减器和时钟发生器RC32112A 数据表.pdf》资料免费下载
2024-01-31 10:09:170

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