同步异步复位与亚稳态可靠性设计

　　异步复位相比同步复位：

　　1. 通常情况下(已知复位信号与时钟的关系)，最大的缺点在于异步复位导致设计变成了异步时序电路，如果复位信号出现毛刺，将会导致触发器的误动作，影响设计的稳定性。

　　2. 同时，如果复位信号与时钟关系不确定，将会导致亚稳态情况的出现。下面先给出一个例子，然后就亚稳态进行重点讨论。

　　

 

　　亚稳态的定义(说明)：

　　在 Howard Johnson 的《High Speed Digital Design: A Handbook of Black Magic》一书中，专门就逻辑电路的亚稳态作了专门的分析。由于 timing margine 不够，电路的输入没有能够上到所需要的逻辑电平高度，导致逻辑器内部不得不花费额外的时间使得输出达到所需的稳定逻辑状态，这个额外的时间，我们也叫作决断时间(resolution time)。在 Johnson举的例子里，逻辑器件的逻辑电平是用电容来维持的，如果时序不够，就好像给电容充电不足。

　　Howard Johnson 在书中(P123 页-3.11.2)用一个 flip-flop 的例子来说明亚稳态(metastable behavior)。

　　

 

　　书中用一个 amplifier，两个 switch，一个电容来模拟 flip-flop 的工作状态。电容用来保存电路的逻辑电平，两个 switch 状态的改变可以模拟数据的输入和 flip-flop 的工作状态。在flip-flop开始翻转之前，输入数据的逻辑电平存储在电容里，然后flip-flop通过一个switch S1断开与输入端的连接，同时通过 amplifier(带有一个正反馈环)开始进行内部的翻转机制。

　　从输入端 switch S1断开，和正反馈环上的 switch S2闭合开始，amplifier 就处于一个幂指数形式的中间态，或者说是不稳定态(形象地说就是“工作中”)，可以用如下式子表达：

　　V(out)=V(in)exp[kt]。

　　其中 V(in)表示输入逻辑的电平，V(out)表示输出的逻辑电平。k 是一个时间常数，它和 amplifier 的带宽以及正反馈环路有关。

　　我们看到，如果 flip-flop 在用电容对输入电压采样的时间过短，也就是所谓的时序不够，就会导致 V(in)的值很小，对于 flip-flop 就需要花很长的时间使得输出逻辑 V(out)达到标准电平，也就是说电路处于中间态的时间变长，使得电路“反应”变迟钝。这就是我们所说的“亚稳态”。

　　从 Johnoson 的一系列试验可以看出，随着 timing margine 不足程度的加深，逻辑电路“反应”会越来越慢，当超过一定的极限时候，逻辑电路就没有输出。

　　可以说，电路亚稳态的存在，会给时序设计带来很多连锁反应。因此 ，对于高速逻辑电路的设计，充分的 timing margine 是必需的。

　　亚稳态在设计中的问题分析

　　1. 亚稳态与设计可靠性

　　设计数字电路时大家都知道同步是非常重要的，特别当要输入一个信号到一个同步电路中，但是该信号由另一个时钟驱动时，这是要在接口处采取一些措施，使输入的异步信号同步化，否则电路将无法正常工作，因为输入端很可能出现亚稳态(Metastability)，导致采样错误。这里我们对亚稳态的起因、危害、对可靠性的影响和消除仿真做一些介绍。

　　2. 亚稳态发生的原因

　　在同步系统中，如果触发器的 setup time / hold time 不满足，就可能产生亚稳态，此时触发器输出端 Q 在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里 Q 端会出现毛刺、振荡、或固定在某一电压值，而不一定等于数据输入端 D 的值。这段之间称为决断时间(resolution time)。经过 resolution time 之后 Q端将稳定到 0 或1上，但是究竟是0 还是 1，这是随机的，与输入没有必然的关系。亚稳态实质是介于”0””1”电平之间的一个状态。亚稳态是 FF的一个固有特性。正常采样也会有一个亚稳态时间。当建立保持时间满足时，FF 在经历采样、亚稳态后，进入一个正确的状态。如果建立保持时间不满足，那么FF会有一个相当长的亚稳态时间，最后随机进入一个固定态。

　　3. 亚稳态的危害

　　由于输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值，因此亚稳态除了导致逻辑误判之外，输出 0～1 之间的中间电压值还会使下一级产生亚稳态，即导致 meta. stability的传播。逻辑误判(由于组合逻辑的 race，导致总线状态的不稳定)有可能通过电路的特殊设计减轻危害(如异步 FIFO中 Gray码计数器的作用，一次只变化一位)，而亚稳态的传播则扩大了故障面，难以处理。