总线之RS-485的工业应用

RS-485是用于许多工业通讯系统(如PROFIBUS系统)，或者用于PLC等连接组件、SCADA系统、RTU或MODBUS系统的物理层(PHY)标准。如图1所示，高速和超高速RS-485数据链路通常采用相对简单的配置，如单个或并行点对点(全双工或半双工)、或多点(multi-drop)结构。

图1 高速RS-485链路的典型配置。

这些简单的图表隐含了许多设计考虑事项，如收发器选择、每个节点的电路板布局、缆线选择和互连几何形状(interconnect geometry)等。为满足最终用户对更高数据速率和更长缆线的要求，并确保将可识别数据误差降到最低，必须对所有这些方面予以考虑和优化。本文讨论了在高速数据传输中工程师应当考虑的关键设计事项，并透过一个总线节点设计示例提供一般设计指导原则和布线建议。

讯号劣化显示为讯号抖动(jitter)，是限制实际缆线长度的主要因素。这种讯号抖动是驱动器和接收器脉冲偏移和模式相关缆线偏移(pattern-dependent cable skew)的结果。驱动器和接收器脉冲偏差是驱动器和接收器的上升和下降边缘(edge)的传播延迟之差。

位模式相关的缆线偏移是总线讯号上升和下降时间的变量，这是由不同位序列(bit sequence)造成。数据脉冲对位模式相关偏移的反应是振幅损失、圆化边缘、时间位移和在相邻位间隔产生脉冲「拖尾(smearing)」。

使用数据编码方法(例如Manchester、8b/10b或33hex)有助于减轻抖动。对数据流进行编码会在数据流中引入转变，从而使缆线电容充电和放电更均衡，并产生更一致的讯号振幅。但是，数据编码可以缩短缆线电容的充电和放电时间，从而缩小总线讯号振幅。

收发器选择
为向接收器提供可靠的输入讯号，建议使用具有较大差分输出电压(VOD)和较低偏移的高速收发器。大VOD可克服缆线衰减、数据编码和共模负载造成的讯号振幅减小，并确保远程接收器输入端有足够的噪声容限。

对于低电压设计，应当注意所谓的「经济实惠型」3V收发器的输出等级，只能在电源电压高于4V时提供符合RS-485标准的输出电压。在较低电源轨情况下，晶体管效率会大幅下降，使VOD比RS-485标准要求的1.5V最小值还要低40%，如此低的输出电压不能产生足够的噪声容限来触发远程接收器。

具有非常高输出驱动能力的Intersil高速收发器系列的最低VOD范围为1.5V最小值的160%(4.5V电源电压)至100%(3.0V电源电压)，从而提供真正的3V RS-485驱动能力。在最高工作温度下测得的典型VOD电压在3V收发器情况下超出RS-485标准27%，5V收发器情况下超出70%~93%。

此外，小脉冲偏移可以将收发器在数据链路总抖动预算中所占的比例降到最低。所有Intersil高速收发器的最大脉冲偏移均为1.5ns。而且，不同零件的偏移(在同步应用中也需要重点考虑)小于4ns。

总线节点设计

图2显示的总线节点包含收发器、基于FPGA的控制器、防浪涌电阻和用于避雷的瞬态抑制器。收发器引出线将总线端子(A/Y、B/Z)放在IC的一侧，将单端数据线(DI、RO)和控制线(DE、/RE)放在另一侧，从而简化设计。

图2 主要组件和互连。

为了将电磁干扰(EMI)降到最低，必须部署可控阻抗传输线。在总线侧，总线迹线(trace)的差分阻抗必须与传输媒介的特性阻抗(100Ω或120Ω)匹配。在控制侧，单端迹线的线路阻抗通常设置为50Ω。

在由收发器和控制器组成的简单总线节点中，通过谨慎选择迹线长度、宽度、高度和间距，以及透过与低电感参考面(接地层或电源层)的紧密电耦合，可相对容易地实现可控阻抗传输线。必须计算控制器和收发器连接迹线，以及收发器和电缆连接器间的差分讯号迹线的长度。在每个连接的情况下，电气(electrical)长度应比驱动器输出上升时间的1/10要短，该关系可表示如下：

其中： Ltrace是迹线长度(英尺) tr是驱动器上升时间(秒) v=讯号速度(光速的百分比) c=光速(9.8×108英尺/秒)