- 设计FPGA系统时通常需要考虑的问题分析

器件选择好之后，下一步影响项目成败最关键的部分就是电源架构了。这个因素往往被忽视。现代FPGA的核心电压通常介于0.9V到1.5 V之间。相对于高性能FPGA而言，这种器件需要的静态电流可能很高，而且器件完成配置并开始计时后的动态电流也很大。

设计中的功耗估算非常重要，需要在项目早期进行，以准确评估电源架构。赛灵思提供功耗估算电子数据表，您可在以下网址下载： ucts/design_tools/logic_design/xpe.htm。在电子数据表中，您可根据选定器件的环境参数选择FPGA资源的时钟速率和翻转率。如果您不确定，宁可做出更谨慎的选择，也就是要对估算做出悲观考虑而不是过于乐观。一旦明确了FPGA的电源要求，就能将其整合到系统的整体功耗预算中，并在此基础上明确电源架构。

有的系统需要较大电流，我们建议采用开关DC/DC转换器保持整体效率，确保单元散热设计不是很复杂。如果需要的电流较低，而且系统必须特别注意避免噪声，也就是说为高速串行链路或敏感型ADC、DAC组件提供电源的话，那么您可采用线性稳压器和额外的滤波机制。在所有情况下，您都应该仔细阅读具体器件的数据手册。

一旦完成FPGA设计，您就应该使用赛灵思ISE®设计套件中的XPower Analyzer获得详细的功耗估算。这一步骤将帮助您完成电源架构的设计工作。

此外，您还应考虑板上器件的电源去耦问题。现代器件的开关速度比调节电压的电源快很多倍。如果不采用去耦电容，这种局面就会导致当稳压器上升时电源轨下降。理想情况下，应让去耦电容的值在结合PCB层间电容时的阻抗曲线低于0.1Ω，而且可能的话应在100 kHz到1 GHz之间。要实现这样的性能，应采用一系列去耦电容值，每个值都有不同的自谐振频率。这种方法可让电源抑制比（PSRR）值不佳的器件也能实现最佳性能，而PSRR在某些器件上会随工作频率的上升而下降。

最后，要尽可能减少额外电压轨的数量，这有助于降低解决方案的复杂性。此外，您还应注意到任何电源轨排序或斜坡速率，并确保您的解决方案能够满足这些要求。

时钟和复位树

您的系统需要至少一个时钟工作。通常让逻辑级振荡器在所需频率上工作。考虑振荡器时，要注意一系列问题。其中振荡器所需的输出频率和稳定性是关键参数。振荡器稳定性单位为PPM（百万分之一），通常为+/-50 PPM或+/-100 PPM。

驱动高速串行链路或为ADC/DAC提供时钟的振荡器通常还需要低相位噪声和低抖动。保持低噪声和低抖动非常重要，因为低噪声有助于降低高速链路的误码率，而高噪声和高抖动则会增加ADC和DAC上的噪声水平，从而降低信噪比。

您还应考虑输出信号标准。LVDS或LVPECL等差分信号的抗噪性比单端LVCMOS或LVTTL输出要好。此外，差分信号还能减少EMI问题，加速上升和下降时间。不过，差分信号的相位噪声性能比单端输出要差。高性能系统将采用正弦波振荡器作为主时钟源以减少相位噪声和抖动的影响，这在ADC和DAC计时情况下尤其如此。

由于FPGA可在内部支持多个时钟域，因此目前系统通常采用一个以上的时钟域。如果不能通过DLL、DCM或PLL等内部时钟资源实现所需的分频，那么设计人员往往会采用高速时钟和低速率时钟相结合。此外，不同的协议或算法也会需要不同的时钟频率，从而在设计中创建多个时钟和时钟域。图3给出了典型的时钟树。