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cordic算法verilog实现(复杂版)

2017年02月11日 03:07 次阅读

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps);

 

parameter DATA_WIDTH=8; 

parameter PIPELINE=8; 

input     clk; 

input     rst_n; 

input     ena; 

input  [DATA_WIDTH-1:0]         phase_in; 

 

output [DATA_WIDTH-1:0]  sin_out;   

output [DATA_WIDTH-1:0]  cos_out; 

output [DATA_WIDTH-1:0]  eps; 

 

reg    [DATA_WIDTH-1:0]  sin_out; 

reg    [DATA_WIDTH-1:0]  cos_out; 

reg    [DATA_WIDTH-1:0]  eps; 

 

reg    [DATA_WIDTH-1:0]  phase_in_reg; 

 

reg        [DATA_WIDTH-1:0]     x0,y0,z0; 

reg        [DATA_WIDTH-1:0]  x1,y1,z1; 

reg        [DATA_WIDTH-1:0]  x2,y2,z2; 

reg        [DATA_WIDTH-1:0]  x3,y3,z3; 

reg        [DATA_WIDTH-1:0]  x4,y4,z4; 

reg        [DATA_WIDTH-1:0]  x5,y5,z5; 

reg        [DATA_WIDTH-1:0]  x6,y6,z6; 

reg        [DATA_WIDTH-1:0]  x7,y7,z7; 

 

reg        [1:0]   quadrant[PIPELINE:0]; 

 

integer i; 

 

//get real quadrant and map to first_n quadrant 

 

always@(posedge clk or negedge rst_n) 

begin 

        if(!rst_n) 

               phase_in_reg<=8'b0000_0000; 

        else 

               if(ena) 

                       begin 

                               case(phase_in[7:6]) 

                                      2'b00:phase_in_reg<=phase_in; 

                                      2'b01:phase_in_reg<=phase_in-8'h40;  //-pi/2 

                                      2'b10:phase_in_reg<=phase_in-8'h80;  //-pi 

                                      2'b11:phase_in_reg<=phase_in-8'hc0;  //-3pi/2 

                                      default:; 

                                endcase 

                        end 

end 

 

always@(posedge clk or negedge rst_n) 

begin 

        if(!rst_n) 

               begin 

                       x0<=8'b0000_0000; 

                       y0<=8'b0000_0000; 

                       z0<=8'b0000_0000; 

               end 

         else 

               if(ena) 

                       begin 

                               x0<=8'h4D;  //define aggregate constant Xi=1/P=1/1.6467=0.60725 (Xi=2^7*P+8'h4D) 

                               y0<=8'h00; 

                               z0<=phase_in_reg; 

                       end 

end 

 

//level 1 

always@(posedge clk or negedge rst_n) 

begin 

        if(!rst_n) 

               begin 

                       x1<=8'b0000_0000; 

                       y1<=8'b0000_0000; 

                       z1<=8'b0000_0000; 

               end 

         else 

                if(ena) 

                       if(z0[7]==1'b0) 

                               begin 

                                      x1<=x0-y0; 

                                      y1<=y0+x0; 

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发表于 2009-09-26 18:01 446次阅读
ST-BUS总线接口模块的Verilog HDL...

基于Verilog-HDL的轴承振动噪声电压峰值...

摘要:介绍模拟峰值电压的检测方式,叙述基于Verilog-HDL与高速A/D转换器相结合所实现的数字...

发表于 2009-06-20 15:14 342次阅读
基于Verilog-HDL的轴承振动噪声电压峰值...

基于Verilog HDL设计的自动数据采集系统

摘要: 介绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的设计思路、Veri...

发表于 2009-06-20 14:57 645次阅读
基于Verilog HDL设计的自动数据采集系统

基于Verilog HDL的CMOS图像敏感器驱...

摘要: 介绍一种用于卫星姿态测量的CMOS图像敏感器--STAR250的时序驱动信号,并使用Veri...

发表于 2009-06-20 14:30 254次阅读
基于Verilog HDL的CMOS图像敏感器驱...

Verilog HDL语言在FPGA/CPLD开...

摘 要:通过设计实例详细介绍了用Verilog HDL语言开发FPGA/CPLD的方法,并通过与其他...

发表于 2009-06-20 11:51 543次阅读
Verilog HDL语言在FPGA/CPLD开...

什么是Verilog HDL?

什么是Verilog HDL? Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关...

发表于 2009-01-18 14:53 765次阅读
什么是Verilog HDL?

利用FFT IP Core实现FFT算法

利用FFT IP Core实现FFT算法 摘要:结合工程实践,介绍了一种利用FFT IP Core...

发表于 2008-01-16 10:04 4374次阅读
利用FFT IP Core实现FFT算法