基于FPGA的信道化接收机设计

现代电子战场的电磁环境复杂多变，信号环境朝着密集化、复杂化、占用电磁频谱宽带化的方向发展。另一方面，采用阵列天线对接收信号进行信号参数估计，是电子侦察系统中常规的技术手段之一。因此，宽带阵列接收系统有着广泛的应用前景。传统的宽带阵列接收机用多台单通道接收机并行工作，并行的同时接收不同频点上的信号来达到全频域覆盖的目的，也可以用多通道接收机多个通道并行同步的工作来实现，前者增加了系统成本和让整个并行系统同步工作的复杂度，后者当信道数比较大和指标要求比较高时，信号处理的复杂度和器件实现的可行性要求很高。基于多相滤波的数字信道化阵列接收机在通信类电子战中对跳频信号的快速搜索以及雷达对抗中对捷变频雷达信号的全概率截获等表现出很高的潜在研究和应用价值。

　　1 系统组成

　　该系统设计是基于多相滤波的信道化原理，对宽带阵列接收机进行设计，实现在单板上同时处理3路中频70 MHz，带宽30 MHz的模拟信号，其中子信道带宽仅25 kHz，有利于后端模块进行精细化信号分选和处理，信道化多相因子为8。带外抑制大于55 dB。系统还可以将阵列中某一路子信道数据通过PCI接口上传到PC机显示信道化结果。系统具有完善的时钟方案，多板连接时，可达到阵列天线的同步要求。另外，由于系统大部分数字信号处理都是在FPGA中完成，所以整个系统具有功耗小、体积小、成本低、操作灵活的特点。图l为信道化阵列接收机的系统框图。

 

　　2 硬件电路设计

　　该中频数字接收机的硬件设计原理图如图2所示。中频信号经过单端转差分电路以差分信号形式输入到模数转换器，AD*5将模拟信号转换成数字信号送入FPGA中进行处理，其中一片的处理结果通过PCI上传到PC机显示，两片时钟分配器件分别提供系统需要的多路单端和差分时钟。

 

　　2．1 系统时钟设计

　　系统的时钟由一个晶振产生，也可以由外部提供。本系统采用102．4 MHz的晶振。晶振需要同时给FPGA和AD*5提供时钟，为了防止其驱动力不足，设计中采用了CYPRESS公司的高速时钟分配器件CY2309，而AD*5的时钟输入为差分(LVPECL)形式，倍频器件ICS8735可以提供LVPECL电平的差分信号。所以晶振输出的102．4 MHz时钟首先通过时钟分配器件CY2309将其分为5路，每路均与输入相同，其中3路直接提供给3片FPGA，一路接到时钟输出接口，供下级板子使用，一路经过驱动器件ICS8375转为3路差分时钟提供给3片AD*5作为采样时钟。由于CY 2309和ICS8375都是零延迟器件，这样可以使多板之间保持时钟同步，减小因延迟带来的误差。

　　2．2 AD采样电路设计

　　本系统采用的模数转换器是AD*5(14位)，其最高采样率为105 MS／s，在中频为70 MHz时的SNR是73．5 dB，SFDR是89 dBc，模拟带宽高达200 MHz。

　　AD采样率为102．4 MS／s，采样时钟要求质量高且相位噪声低，如果时钟信号抖动较大，信噪比容易恶化，很难保证有效采样位数的精度。在布线时，应保证从晶振到时钟输入脚距离尽量短并且在其周围用地包围起来，提供充分的最短回流路径，采样电路与其他数字电路尽量隔离。模数混合电路设计时采用了分区不分割的方案，以提高系统的电磁兼容性。在整个采样电路下应大面积敷铜接地，以降低可能受到的电磁干扰，同时也可降低对其他电路的干扰。为了优化性能，时钟信号采用差分形式供给，要求交流耦合。