DSP二次Bootloader实现

　　本文采用德州仪器公司的16位定点 DSP 芯片TMS320VC5509A(以下简称5509A)，其PGE封装形式只有14根地址总线(A0～A13)，最大只能寻址16KB的Flash存储器。若要寻址更大地址空间，就需要控制Flash存储器的高位地址线。常见的解决方案是采用DSP的通用输入输出GPIO(General Purpose Input/Output)引脚来控制Flash的高位地址线，从而实现Flash存储器的分页访问。然而，对于较大容量的Flash存储器，本文介绍了一种基于CPLD快速译码的DSP二次引导方法，利用CPLD的时序严格、译码速度快、可在线编程等特点，在 DSP的外部存储器接口EMIF的CE2空间模拟了一个Flash换页寄存器FPR(Flash Page Register)，在上电复位后控制Flash的高位地址线，从而实现Flash的分页访问。

　　CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆(“在系统”编程)将代码传送到目标芯片中，实现设计的数字系统。CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

　　1 TMS320VC5509A的并行引导模式

　　1.1 5509A的引导模式

　　5509A的引导模式选择是通过4个模式选择引脚BOOTM[3：0]来配置的，BOOTM3~0引脚分别与GPIO0、3、2、1相连。5509A提供了六种引导模式，即EHPI引导模式、8位/16位并行EMIF引导模式、8位/16位标准串行口引导模式、SPI EEPROM引导模式、USB引导模式以及I2C E2PROM引导模式。

　　在16位并行EMIF引导模式下，DSP芯片内部固化的Bootloader程序上电复位后，首先从CE1空间首地址0x200000h处开始读取程序代码，DSP芯片，也称数字信号处理器，是一种具有特殊结构的微处理器。DSP芯片的内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的DSP指令，可以用来快速的实现各种数字信号处理算法。

　　1.2 5509A的引导表格式

　　程序代码以引导表的格式存储在Flash存储器中。引导表是独立于所选引导模式的一种特定的格式，包含了用户程序的代码段、数据段、段在RAM中的目标地址以及程序入口地址等其他相关信息。5509A引导表结构如表1所示。