ad9854引脚图及功能

　　AD9854数字合成器是高集成度的器件，它采用先进的DDS技术，片内整合了两路高速、高性能正交D/A转换器通过数字化编程可以输出I、Q两路合成信号。在高稳定度时钟的驱动下，AD9854将产生一高稳定的频率、相位、幅度可编程的正弦和余弦信号，作为本振用于通信，雷达等方面。AD9854的DDS核具有48位的频率分辨率（在300M系统时钟下，频率分辨率可达1uHZ）。输出17位相位截断保证了良好的无杂散动态范围指标。AD9854允许输出的信号频率高达150MHZ，而数字调制输出频率可达100MHZ。通过内部高速比较器正弦波转换为方波输出，可用作方便的时钟发生器。

　　AD9854数字合成器有两个14位相位寄存器和一个用作BPSK操作的引脚。对于高阶的PSK调制，可通过I/O接口改变相位控制字实现。具有改进DDS结构的12位I和Q通道D/A转换器可以提供较大的带宽并有较好的窄带无杂散动态范围（SFDR）。如果不使用Q通道的正交功能，它还可以通过配置，由用户编程控制D/A转换。当配置高速比较器时，12位D/A输出的方波可以用来做时钟发生器。它还有两个12位数字正交可编程幅度调制器，和通断整形键控功能，并有一个非常好的可控方波输出。同时脉冲调制功能在宽带扫频中也有重要应用。AD9854的300M系统时钟可以通过4X和20X可编程控制电路由较低的外部基准时钟得到也可以通过单端或差分输入。AD9854还有单脚输入的常规FSK和改进的斜率FSK输出。AD9854采用先进的0.35微米COMS工艺在3.3V单电源供电的情况下提供强大的功能。

ad9854引脚图:

ad9854引脚功能：

     引脚名称                           引脚及配置
     D7-D0                              8 位双向并行编程数据输入。只用于并行编程模式。
     DVDD                              连接到数字电路的供应电压。通常为 3.3V。
     DGND                              连接到数字电路的地。功能同 AGND。
     NC                                    无内部连接。
     A5-A0                              编程寄存器的 6 位并行地址输入。只用于并行编程模式。当使用串行编程模式时 A0，A1，A2 使用它们各自的另一个功能，如下介绍：
     A2/IO                               RESET 串行通讯总线的 I/O 复位信号。由于不合适的编程协议而造成无应答就会产生此复位信号。用这种方式复位串行总线不会影响之前编好的程序，也不会唤醒 “默认”编程值。此脚工                                               作状态为高。
     A1/SDO                          当使用 3 线串行通讯模式时的单向串行数据输出。
     A0/SDIO                          当使用 2 线串行通讯模式时的双向串行数据输入/输出。在设计中只用其并型模式。设计中将其与 MSP430F149 的 P4 口相连。
     I/O UD CLK                      双向 I/O 刷新时钟。用作控制寄存器选择方向。若选择作为输入，则会在上升沿时把 I/O 端口缓冲器的内容传送到程序寄存器。若作为输出（默认），则在 8 个系统时钟周期期间的输出                                                脉冲（低到高）就表明一个内部频率刷新已经发生了。
     WR/SCLK                        写并行数据到 I/O 端口的缓冲器。复用功能为 SCLK，即串行程序总线的串行时钟信号。数据在此时钟信号的上升沿时被寄存。当使用并行模式时此引脚为WR。模式选择是由引脚 70                                                   来决定的。
    RD/CSB                            从程序寄存器读并行数据。复用功能为 CSB，即串行程序总线的片选信号。激活状态为低。当使用并行模式时此引脚为RD 。
    FSK/BPSK/HOLD             多用引脚，根据程序控制寄存器的运行模式选择来使用。若在 FSK 模式，逻辑低选择 F1，逻辑高选择 F2。若在 BPSK 模式，逻辑低选择相位 1，逻辑高选择相位 2。 若为 Chirp 模                                                      式，逻辑高表示 HOLD 功能，并使频率计数器在其当前的位置暂停。为了恢复或者开始 Chirp 模式，应事先声明逻辑低。
     SHAPED KEYING             此引脚首先必须被程序控制寄存器选择好功能。逻辑高将使 I 和 Q DAC 的输出在预编程下从 0 比例迅速到满比例放大，逻辑低则相反。
     AVDD                                  模拟电路的电压，通常为 3.3V。
     AGND                                  模拟电路的地，功能同 DGND。
     VOUT1                                内部高速比较器的正相输出引脚。设计驱动 10dBm、50 欧姆负载，以及标准 CMOS 逻辑值。
     VINP                                    电压输入正极。内部高速比较器的正向输入。
     VINN                                    电压输入负极。内部高速比较器的反向输入。
     IOUT1                                  I 或正弦 DAC 的单极电流输出。
     IOUT1B                                I 或正弦 DAC 的互补单极电流输出。
     IOUT2 B                               Q 或正弦 DAC 的互补单极电流输出。
     IOUT2                                   Q 或正弦 DAC 的单极电流输出。此 DAC 可以被编程用来接收外部 12 位数据，并用此 12 位数据替代内部正弦数据。这样 AD9854 就可以仿真 AD9852 的DAC 功能。
     DACBP                                 I 和 Q DACs 的通用旁路电容连接引脚。通常在此引脚和 AVDD 之间连接0.01UF 的电容，来改善非线性失真和 SFDR。如果不连接电容也是可以的，但是对于 SFDR 的效果要降低。
     DAC Rset                             I 和 Q DACs 的通用连接引脚。用来设置满比例输出电流。
     PLL FILTER                         此引脚为 REFCLK Multiplier’s PLL 回路滤波器的外部零补偿网络提供连接。 DIFF CLK ENABLE 差分 REFCLK 使能。
     REFCLKB                            互补（180 度反相）差分时钟信号。
     REFCLK                               单端（CMOS 逻辑电平要求）参考时钟输入或两个差分时钟中的一个信号。
     S/P SELECT                        串行编程模式（逻辑低）和并行编程模式（逻辑高）之间的选择。
     MASTER RESET                为用户编程来初始化串行/并行编程总线，用表 IV 中的默认值来设置编程寄存器为“do-nothing”状态。激活时为逻辑高。为了正确运行必须在启动时就定义此引脚。