利用74LS161实现复杂状态机

状态机的写法

有限状态机FSM思想广泛应用于硬件控制电路设计，也是软件上常用的一种处理方法（软件上称为FMM有限消息机）。它把复杂的控制逻辑分解成有限个稳定状态，在每个状态上判断事件，变连续处理为离散数字处理，符合计算机的工作特点。

有限状态机的工作原理如图所示，发生事件（event）后，根据当前状态（cur_state），决定执行的动作（action），并设置下一个状态号（nxt_state）。

图  有限状态机工作原理

下图为一个状态机实例的状态转移图，它的含义是：

在s0状态，如果发生e0事件，那么就执行a0动作，并保持状态不变；

如果发生e1事件，那么就执行a1动作，并将状态转移到s1态；

如果发生e2事件，那么就执行a2动作，并将状态转移到s2态；

在s1状态，如果发生e2事件，那么就执行a2动作，并将状态转移到s2态；

在s2状态，如果发生e0事件，那么就执行a0动作，并将状态转移到s0态。

图0一个有限状态机实例

有限状态机不仅能够用状态转移图表示，还可以用二维的表格代表。一般将当前状态号写在横行上，将事件写在纵列上，如表1所示。其中“--”表示空（不执行动作，也不进行状态转移），“an/sn”表示执行动作an，同时将下一状态设置为sn。下表和图0表示的含义是完全相同的。

表   图2状态机实例的二维表格表示（动作/下一状态）

时序逻辑电路的数学模型是有限状态机（FiniteStateMachine）。时序逻辑电路的设计通常用触发器来实现，状态机越复杂，设计过程也越复杂。利用MSI（Medium-ScaleIntegration）也可以实现复杂状态机，虽然设计过程比利用触发器实现要复杂，但电路相对简单。在数字逻辑系统中，计数器是基本部件之一。集成计数器芯片类型很多，文中主要讨论使用MSI同步计数器74LS161进行复杂状态机的设计。

74LS161功能介绍

74LS161的引脚排列和逻辑功能如图1所示。各引出端的逻辑功能如下。1脚为清零端/RD，低电平有效。2脚为时钟脉冲输入端CP，上升沿有效（CP↑）。3~6脚为数据输入端A0~A3，可预置任意四位二进制数。7脚和10脚分别为计数控制端EP和ET，当其中有一脚为低电平时计数器保持状态不变，当均为高电平时为计数状态。9脚为同步并行置数控制端/LD，低电平有效。11~14脚为数据输出端QQ30~。15脚为进位输出端RCO，高电平有效。

图1   四位同步二进制计数器74LS161

（a）引线排列图；（b）逻辑功能图