产生FPGA所需低电压电路设计

　　对于基于FPGA的电路板而言，需要四至五个不同的低压电源对不同元件供电在现已经非常普遍。从最开始的3.3V，然后逐步降至2.5V、1.8V、1.5V，现在的低压仅为1.2V。每个新一代FPGA似乎都需要一个新的低电源电压。除此之外，新的通信和内存技术还需要额外的新I/O电源电压和终端电压。现在，基于FPGA的电路板经常需要四至五个不同的低电压来为不同的元件供电。

　　同时，CMOS门数的增加和时钟速度的提高导致了功率要求的提高。例如，Altera公司在其FPGA的Stratix/Stratix GX产品系统中提供了14个不同产品。在所需的功率方面，100 MHz下最小的FPGA时钟所需的核心逻辑的峰值功率小于1.5 W，然而当时钟速度为300 MHz时，最大的FPGA时钟所需的核心逻辑的峰值功率却将近21W。这些趋势使电路板设计者不得不使用更多而且性能更好的电源。值得庆幸的是，最新一代的低压电源管理IC完全能够满足这些高性能电路板提出的要求。

　　实际应用的电路

　　图 1显示了用于从+5V输入产生四个电源电压的单芯片解决方案。ISL6521同步降压调节器包括三个线性调节器/控制器，它可以给电路板提供额外的电压。120mA以下的I/O和IAUX电流可以直接从线性调节器输出管脚（如图所示的2.5V和1.8V）提供。另外，它们还可以用来控制外部晶体管。所有输出电压都可以使用电阻分压器进行全面调整。

　　ISL6521在接通输入电源时会自动初始化。通电重设（POR）功能会继续监视VCC管脚处的输入偏置电源，POR功能会在偏置电源电压超过其POR阈值时初始化软启动操作。所有电压都会在不超过40ms单调降低，这通常是FPGA的要求。电流IC和模块技术可以在单个IC上的每个输出之间或者在单个封装内获得非常好的隔离。板级电源耦合很可能是因为外部元件的选择不佳和布局错误，而不在于两个电源共享一个IC。本示例假设有一个+5V的电源，所选的FPGA需要在电流为2A时核心电压为1.2V。根据几个基本降压转换器原则来选择开关元件以支持 FPGA核心启动。首先，产生想要的输出电压所需的工作周期取决于最大开关调节器IC。降压转换器的工作周期（d）定义为：d=VOUT/VIN （1）

　　针对这个设计示例，得到的工作周期是24%。 ISL6521支持工作周期在0%至100%范围内的操作，但是输出电压范围限制在0.8V至4.5V之间。不是所有控制器都支持整个工作周期范围，当处理电压为输出电压范围的两极端值时的负载瞬态时，这个问题就出现了。FPGA 核心电压对准确性的要求视产品系列和提供商而不同。本示例假设FPGA核心电压的所需准确度为+5%或者电压为60mV，这也是标准情况。该电压应与控制器的输出电压调节（2%或者24mV）进行比较。如果控制器IC的输出电压调节大于FPGA的核心电压所需的准确度，则该控制器无法满足FPGA要求。FPGA所需的准确度和PWM的输出电压调节之差使得输出电压窗口能够支持开关电源的输出电压脉动和允许的瞬态偏差。

　　这个示例中，电压窗口为36mV。接下来选择峰到峰输出电压脉动，选定一个合理的值10mV。输出电压脉动必须落在所计算出的电压窗口内，或者需要一个调节容差较小的控制器。选择较大的输出电感器或较低的等效串联电阻（ESR）输出电容器可以减小输出电压脉动。