74ls160系列电路

74ls160系列电路:

下图是TLC320AD75C 的ADC 与MCS51 接口电路，DAC 接口电路是上述电路的逆过程，
只要将８位输出锁存移位寄存器（三态、串入并出）74LS595 改成８位输入锁存移位寄存器
74LS597（三态、并入串出）即可，此处不再详述。图５与图３的画法一样，鉴于篇幅的限
制，省略掉了一些电路细节，读者应用本文中的电路时应补上。下面简单讲述一下图５所示电
路的工作过程。根据图４串行接口时序，要求利用LRCKA 和SCLKA 生成图４（d）所示的脉
冲。在该脉冲的高电平期间20 位串行数据送到由三片74LS595 级联而成的串入并出接口电路
中；在脉冲的下降沿将74LS595 中移位寄存器中的数据传输到锁存器；在脉冲的低电平期间发
中断到MCS51 的INTO，MCS51 依次发出三个片选信号，读走该20 位数据，从而完成一个声
道的采集工作。因此如何产生图4(d)所示的脉冲是本电路的核心问题。在图５所示电路中，
74LS123 捕捉到的LRCKA 上升沿和下降沿通过线与的方式生成图4(e)形式的极窄脉冲。在该
脉冲的低电平期间置位74LS74；两片74LS160 接成20 进制的计数器，在74LS74 输出高电平
到来时对SCLKA 进行计数，当计满20 个脉冲时输出一高电平脉冲，该脉冲经一非门倒相去

74LS74 的复位端。74LS74 在上述的置位与复位作用下即产生图4(f)所示的脉冲，同时在该脉
冲的低电平期间还要去清除计数器，停止计数器工作，直至该脉冲的下一个高电平到来。要指
出的是图4(f)所示脉冲比图４（ｄ）所示的脉冲有一延迟，但只要该延迟时间小于Ｔ
SCLKA/2，即图4(f)所示脉冲的上升沿比转换开始后SCLKA 的第一个上升沿早，同步计数器
就可正确计数，不会漏掉１位串行数据。