该项目通过一个示例演示了 HLS 中组合电路对设计的影响。
用工具用 C 生成 RTL 的代码基本不可读。以下是如何在不更改任何 RTL 的情况下提高设计性能。
Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。
机器人技术处于工业 4.0、人工智能和边缘革命的前沿。让我们看看如何创建 FPGA 控制的机器人手臂....
核心CPU是XX32FXXX,在工业控制领域其实FPGA占比也很大，所以能不能用FPGA做一个ODr....
该项目演示如何在 Zynq SoC 上开始使用 FreeRTOS。
虽然想必您知道，在综合或实现阶段，增量运行可以从参考文件中读取和复制信息，但仅在某些阶段中能节省时间....
FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查
NVM Express ( NVMe ) 或 Non-Volatile Memory Host Co....
我们在Windows系统下使用Vivado的默认设置调用第三方仿真器比如ModelSim进行仿真时，....
AD9144是一款支持jesd204b协议高速DAC芯片。AD9144-FMC-EBZ是基于AD91....
这周末调试《车牌识别算法》遇到点问题，“无聊”中用FPGA搞个2048小游戏玩玩。
由于某种需求需要生成正弦波，因此使用 C 应用程序中的sin()函数来计算单位圆的幅度值，然后将该幅....
可编程逻辑系统通常部署在可能存在噪声的应用中。这种噪声会影响可编程逻辑设计接收的信号。
本文介绍的是 FPGA VR 相机的第二个版本，第一个版本是下面这样.
在Block Design中查找IP时输入Microblaze，就会发现下面几种IP，我们常规使用的....
半导体行业中使用范围最广的EDA应用之一。
大部分开发者使用 BUFGCTRL 或 BUFGMUX进行时钟切换，它们在时钟切换上可以提供无毛刺输....
编写 HDL 通常是 FPGA 开发中耗时最少的部分，最具挑战性和最耗时的部分可能是验证。根据最终应....
颜色空间转换是图像及视频中常用的解决方案，涉及hsv-rgb、rgb-ycrcb等一些常见的颜色空间....
Cynthion 是一款用于构建、测试、监控和试验 USB 设备的一体化工具。Cynthion 的数....
在这个项目中，将在线和离线 TSM 网络部署到 FPGA，通过 2D CNN 执行视频理解任务。 介....
TSM 是一种网络结构，可以通过 2D CNN 有效学习时间关系。在较高级别上，这是通过一次对单个帧....
这篇博客展示了在 AMD Zynq 设计中，如何用 Vitis Vision Library 中的函....
版图文件很大，需要处理的数据量非常大，但本身的逻辑判断并不复杂，所以通常不刚需高主频机型，但要求多核....
时钟是每个 FPGA 设计的核心。如果我们正确地设计时钟架构、没有 CDC 问题并正确进行约束设计，....
该项目包含使用高级综合 (HLS) 的 2D 中值滤波器算法的实现。该项目的目标是在不到 3 ms的....
Vivado综合默认是timing driven模式，除了IO管脚等物理约束，建议添加必要的时序约束....
Bluespec SystemVerilog (BSV) 是由Arvind 开发的 Bluesp....
Bluespec SystemVerilog (BSV) 是由Arvind 开发的 Bluespec....
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