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时序约束中一种特殊的情景分析

在做模块级综合的时候，对于IO路径一般会使用60%的端口时钟进行约束，如果这样的路径涉及到feedt....

数字前端ic芯片设计发表于 08-21 17:37 •9239次阅读

在实际设计中有一种情况可能会产生这种问题：cond信号来自于memory。比如汉明码SECDED（....

数字前端ic芯片设计发表于 03-29 15:40 •14528次阅读

这段电路从功能上与上一图中电路是一致的，在优化过程中为了避免DRC违例，DC将buffer tree....

数字前端ic芯片设计发表于 03-23 16:07 •7835次阅读

Come up with logic that counts number of ‘1’s in a....

数字前端ic芯片设计发表于 03-21 15:09 •5288次阅读

Generate 结构在创建可配置的RTL的时候很有用。Generate loop能够让语句....

数字前端ic芯片设计发表于 03-16 14:34 •20638次阅读

众所周知，人工智能的三大支柱是硬件、算法和数据。其中，硬件主要是指用于运行AI算法的芯片。本文主要对....

数字前端ic芯片设计发表于 12-25 15:52 •3604次阅读

这一章介绍一下CDC也就是跨时钟域可能存在的一些问题以及基本的跨时钟域处理方法。跨时钟域的问题主要存....

数字前端ic芯片设计发表于 11-30 06:29 •6644次阅读

确实现在整个行业已经很成熟了，大部分的工作都可以交给EDA来做，EDA也在不断智能化，甚至有引入人工....

数字前端ic芯片设计发表于 11-27 10:08 •2303次阅读