静态时序分析：如何编写有效地时序约束（一）

静态时序分析是一种验证方法，其基本前提是同步逻辑设计（异步逻辑设计需要制定时钟相对关系和最大路径延时等，这个后面会说）。静态时序分析仅关注时序间的相对关系，而不是评估逻辑功能（这是仿真和逻辑分析干的活！）。无需用向量（激励）去激活某个路径，分析工具会对所有的时序路径进行错误分析，能处理百万门级的设计，分析速度比时序仿真工具块几个数量级。