搭载JESD204B编码的高速数据采集开发板
这款高速数据采集板含有两个14位、250 MSPS双通道ADC AD9250，支持高速串行JESD204B编码输出，可以显著改善FPGA连接性能。在本例中，我们将其连接到一块Xilinx KC706开发板上。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
FPGA
+关注
关注
1598文章
21265浏览量
592748 -
编码
+关注
关注
6文章
834浏览量
54443 -
开发板
+关注
关注
25文章
4394浏览量
93704
发布评论请先 登录
相关推荐
抓住JESD204B接口功能的关键问题
JESD204B是最近批准的JEDEC标准，用于转换器与数字处理器件之间的串行数据接口。它是第三代标准，解决了先前版本的一些缺陷。该接口的优势包括：数据接口路由所需电路板空间更少，建立与保持时序要求
AD9683的引脚如何与zynq 7015芯片中的JESD204 ip核端口对应相连?
芯片上JESD204B协议对应的引脚（SYSREF、SYNCINB和SERDOUT）与ZYNQ7015芯片中的JESD204 IP核的端口对应相连。
发表于 12-15 07:14
ad9680 JESD204B接口rx_sync信号同步和失锁周期性出现怎么解决？
使用AD9680时遇到一个问题，AD9680采样率为1Gsps，JESD204B IP核的GTX参考时钟为250MHz，参数L=4，F=2，K=32，线速率为10Gbps，使用的为SYSREF
发表于 12-12 08:03
使用JESD204B连接AD9164时,CGS过程无法完成是什么原因导致？
我使用的是KC705板卡，调用了里面JESD204B的IP核，使用模式为interpolation值为4,4条链路，DAC频率为2.5GHZ，通道速度为6.25GHZ，出现的问题是：
帧同步过程
发表于 12-12 07:28
AD9690配置在JESD204B sublcass 0模式下，AD9690的SYSREF±输入管脚怎么处理？
用单片AD9690采集数据给FPGA，不要求确定延迟，因此想要把AD9690配置在JESD204B sublcass 0 模式下。但是这种模式下，对于AD9690的SYSREF±的输入管脚怎么处理？以及AD9690工作在subclass 0 模式下还有没有其他要注意的地方
发表于 12-12 06:16
AD9523-1没有信号输出，SPI三线四线读写不成功的原因？
你好，因为项目需要，要做一块数据采集和发生板，接口支持JESD204B，时钟我选用了AD9523-1，电路我参考FMC-DAQ2开发板，舍弃了PLL1，直接在OSC_IN接入125M时
发表于 12-06 07:48
AD9680通过0x570和0X56E寄存器快速配置JESD204B，电路锁相环无法锁定，204B无法正常输出数据怎么解决？
9680测试评估中遇到问题：
按照数据手册中的配置步骤，关断链路，通过0x570和0X56E寄存器快速配置JESD204B，链路上电后，电路锁相环无法锁定，204B无法正常输出数据。
发表于 12-05 08:04
使用AD9163的时候遇到JESD204B的SYNC信号周期性拉低如何解决？
我在使用AD9163的时候遇到JESD204B的SYNC信号周期性拉低。通过读寄存器值如图，发现REG470和REG471都为0xFF，而REG472始终为0.不知有谁知道是什么原因？该如何解
发表于 12-04 07:30
AD9207: 12-Bit, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet AD9207: 12-Bit, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet
电子发烧友网为你提供ADI(ADI)AD9207: 12-Bit, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet相关产品参数、数据手册，更有AD9207
发表于 10-16 19:02
JESD204B是FPGA中的新流行语吗
JESD204B规范是JEDEC标准发布的较新版本，适用于数据转换器和逻辑器件。如果您正在使用FPGA进行高速数据采集设计，您会听到新的流行词“JE
工商网监
评论