使用信号平均的多通道方法推动最先进技术

简介

就像狗赛中的兔子诱饵一样，最苛刻的数据采集系统要求本质上领先于商用集成电路模数转换器（ADC）性能。这些极端要求促使用户和制造商开发出许多创新的“性能增强”方法，以满足高端数据采集系统的需求，同时等待下一次性能突破。

一种方法是通过使用多于一个A / D转换通道的设计填充转换器“插槽”来显着提高采样率，降低噪声或扩展动态范围。这种方法变得越来越实用，因为对于给定的带宽和分辨率，单个转换器的成本，尺寸和功率要求会降低，并且在越来越多的应用中使用多个转换器（通常封装在一起）。

本文将讨论使用信号平均的多通道方法，以提高分辨率而不损失速度和时间交错，从而在不损失分辨率的情况下提高采样率。这些方法产生了具有改进规格的产品，体现了这些原理，例如AD10678 16位，80 MSPS ADC和AD12500 12位，500 MSPS ADC。

平均值

信噪比（SNR），以dB为单位，是超声波和雷达等应用的关键性能指标。这些系统中使用的ADC会受到许多外部噪声源的影响，包括时钟噪声，电源噪声和布局引起的数字噪声耦合。只要非相关噪声源的平方和（ root-sum-square 或RSS）的平方根小于ADC的固有量化噪声，输出平均就可以有效降低整体噪声层。

需要更高SNR的系统通常使用数字后处理器来对多个ADC通道的输出求和。信号直接相加，而来自各个ADC的噪声 - 假设为不相关 - 与RSS相加，因此求和可提高整体SNR。对四个ADC的输出求和可将SNR提高6 dB或1 LSB。 AD6645 14位，80 MSPS ADC指定有效位数（ENOB）为12.图1显示了如何将四个AD6645相加以实现两位额外的分辨率，以及一位额外位性能。

每个ADC的输入由一个信号项（V S ）和一个噪声项（V N ）组成。 。对四个噪声电压源求和导致总电压V T ，这是四个信号电压加上四个噪声电压的RSS的线性和，即

自《 em》 V S 1 = V S 2 = V S 3 = V S 4 ，信号实际上已乘以4，而转换器噪声 - 具有相等的rms值 - 已成倍增加只有两个，从而将信噪比提高了两倍，即6.02 dB。因此，由四个相似信号求和产生的6.02dB增加（ΔSNR）产生一个额外的有效分辨率。由于 SNR （dB）= 6.02 N + 1.76，其中 N 是位数，

表一显示了通过对多个ADC的输出求和产生的SNR增加。从简单性的角度来看，总结四个ADC是一个明显的选择。在关键情况下，较大的数字也可能是有意义的，但这取决于其他系统规格（包括成本）和可用的电路板空间量。

表I.信噪比与ADC数量的增加

14位ADC的理想SNR为（6.02×14）+ 1.76 = 86.04 dB。 AD6645数据手册规定典型SNR仅为74 dB，但产生的ENOB为12位。

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因此，将四个转换器的输出相加在一起可以收回一个额外的位，将系统级ENOB推到13位（80 dB）。

除了系统原型设计，资格认证和测试开发之外，这样的系统还需要设计工作。但是，AD10678集成了四个AD6645，一个时钟分配系统和一个复杂的可编程逻辑器件（CPLD），该器件已配置为提供高速加法算法。经过全面测试和指定，AD10678采用2.2×2.8英寸PCB封装，成本低廉。图2所示的FFT（快速傅立叶变换）曲线图演示了转换器的出色性能，提供80.22 dB的SNR，80-MSPS时钟和10 MHz模拟输入。

此外对于增加的SNR，该架构还提供改善的直流精度。四个器件的失调和增益误差不相关，因此以降低噪声的相同方式实现较低的系统偏移和增益误差。然而，线性没有改善，系统的无杂散动态范围（SFDR）实际上由最差 ADC控制。

此实现的硬件在PCB上占用更多空间并消耗四倍的功率，但与使用以四倍速运行的单个ADC的输出求平均值相比，使用此技术可能仍然是有利的。然而，在较高速度下增加的信号样本数量也将用于减少随输入信号到达的正常模式噪声。随着流程的改进，更新的设计继续降低ADC的核心功能。此外，可用的四通道和八通道ADC使多ADC系统更易于实现，并且占用空间更少。例如，AD9229四通道12位，50 MSPS / 65-MSPS ADC采用48-LFCSP（7 mm×7 mm）封装。每通道功耗仅为300 mW。

虽然通过标准化更高电平的输入电压来提高指定的SNR是可行的，但这会给驱动放大器的设计带来更多压力，并会降低系统级 SNR，因为信号和噪声都会被放大。求和架构的一个微妙优点是，满量程模拟输入不必比单个ADC更大。

比较硬件和软件成本，平均方法可能比数字滤波本身具有一些优势，但即使在整体系统考虑因素需要过滤时，它也可以使工作更轻松，从而提供经济高效的处理硬件和软件。

时间交错

M ADC的时间交错允许采样率增加因子 M 。通过适当地对每个ADC的时钟信号进行定相，任何标准集成电路ADC类型的最大采样率都可以乘以系统中的ADC数量。可以使用以下关系计算每个ADC所需的正确时钟相位：

例如，采用14位，80 MSPS ADC的AD9444的4通道系统，当各个时钟以90°（π/ 2）为增量正确排序时，将创建一个14位，320 MSPS功能。图3显示了此类系统的基本框图。 AD12400 / AD12500产品系列中的12位集成解决方案已经利用了时间交错。图4显示AD12500框图，其中包括所有必需的ADC，时钟管理，电源和数字后处理功能。

提高ADC系统采样率的最明显优势是模拟采样带宽的增加，也称为奈奎斯特区。数字转换器系统中增加的奈奎斯特区域提供了许多好处：数字示波器可实现更大的模拟输入带宽;软件定义的无线电系统增加了信道数量;和雷达系统实现更高的空间分辨率。图5显示了14位320 MSPS ADC系统上22 MHz音调的模拟FFT图。

此ADC系统的FFT频谱具有160 MHz的奈奎斯特区域。出于讨论目的，160 MHz奈奎斯特区可分为四个独立的40 MHz频段，每个频段代表单个AD9444的奈奎斯特区，采样速率为80 MSPS。 22 MHz的基音是＃1频段。除基音外，图5- 偏移杂散和图像杂散中可以观察到两种类型的非谐波失真产物。可以使用以下关系预测这些失真产物的位置：

这些失真产品是与时间交织相关的主要挑战。它们是通道间增益，相位和偏移匹配误差的直接结果。实际上，这些杂散的大小与误差 1，2 的大小成正比。例如，一个通道中的1％增益误差将导致图像杂散幅度为52 dBc。当系统的频率规划涉及失真所在的频带时，这些杂散会成为问题。在这种情况下，必须在开发过程中仔细管理通道间匹配行为。

如果系统性能目标是10位ENOB且图像杂散是主导因素，那么增益匹配必须优于0.1％，相位匹配必须优于0.07度（100 MHz时为2 ps）！从实现的角度来看，需要减少或消除许多不同的误差源才能达到这种性能水平。

需要匹配每个ADC的模拟和时钟输入的走线几何形状，以确保传播延迟在其预算水平内。虽然时钟功能相对简单，但它也会引入威胁这些性能水平的错误。先进的技术，如硅锗RSECL（减小摆动 ECL），与其当代技术相比，可以在上升，下降和传播延迟时间方面提供数量级的改进。 ECL同行。根据输入频率，手动长度调整也可用于克服孔径延迟误差。

电源电平行为的差异可能需要使用紧公差电源，例如线性稳压器安装在靠近ADC的位置。此外，与温度相关的行为产生了管理机械设计的需要，以确保ADC的紧密温度匹配。可能需要针对以下一项或全部屏蔽ADC本身：增益，偏移，孔径延迟和输入电容匹配。显然，在所有关键参数中对四个单独的ADC进行严格的公差筛选非常困难且成本高昂！必须将这种增加的复杂性和增加的风险与系统设计的开发和组件成本目标进行权衡。

对于一组较窄的工作条件，模拟微调过程可用于匹配时间交错ADC系统中的ADC通道。但数字后处理提供了另一种在更广泛的操作条件下实现紧密通道匹配的方法。高速，可配置的数字平台，如现场可编程门阵列（FPGA），为集成先进的后处理技术提供了便利的工具，例如高级滤波器库 （AFB ™）。 3

AD12400 12位，400 MSPS ADC包含两个高速ADC，并利用时间交错和AFB在撰写本文时，要达到个别商用ADC尚未达到的性能水平。图6显示了宽带宽动态范围性能数据，并比较了模拟和数字匹配技术。通过“手动调谐”每个通道的增益和相位（128 MHz）实现了14位匹配（86 dBc），但性能降低非常快：仅带20的带宽就实现了12位（74 dBc）性能兆赫。另一方面，当启用数字匹配时，在整个170 MHz测试范围内保持优于12位性能 - 由于精心设计的数字后处理技术而出色的性能。

因此，当系统设计要求的采样率高于市售的单个ADC可以处理时，时间交错是值得考虑的。如果整个奈奎斯特频段需要10至12位性能，AD12400和AD12500等集成解决方案可成功管理与非常严格的通道匹配要求相关的难题，从而提供时间交错的优势。

平均与时间交错

我们在此总结了两种实现超出当前可用单个ADC能力的性能的技术。我们还展示了使用这些技术实现的可用高性能多芯片产品的示例。这样的标准产品可用 - 解决了设计问题并提供了标准规格 - 对于许多读者而言可能已足够。但是，以下评论是为了那些希望使用可用的标准单通道或多通道未提交ADC进一步研究这些性能区域的用户的利益。

可用于比较拓扑的通用度量标准是SNR。如果AD9444是首选ADC，并且系统设计需要40 MHz带宽和79 dB典型SNR，则可以考虑平均和时间交错。两种方法都需要使用四个AD9444通道，以实现比AD9444固有SNR提高5-6 dB的噪声。由于这两种方法都可以产生类似的噪声改善，因此值得考虑二次权衡以说明典型的设计“交易空间”。

首先，平均方法的实现不如时间交织复杂。平均电路中四个ADC的时钟可以来自电阻分配器，磁分离器或简单的1：4“扇出”分配IC。时间交织方法需要使用至少两个D型触发器来实现4和90°排序功能所需的分频。在某些情况下，可以使用四个额外的触发器来缓冲定时信号，以便保持紧密的定时。为了实现所需的6dB SNR改善，时间交织方法可能采用需要实时乘法器和加法器的数字滤波器（或者如果在系统设计中可用，则为处理时间的一部分）。平均方法只需要一个实时加法器，从而大大减少了数字逻辑。

每个降噪技术的有效性也必须仔细考虑。特别是，必须理解每个信道中的噪声相关性和带宽水平。随着信道到信道噪声相关性的增加，平均方法变得不那么有效。在主要噪声源是抖动或相位噪声的系统中，噪声相关风险会降低SNR的改善。

时间交错基本上将噪声扩散超过带宽的四倍，然后过滤掉未使用的120兆赫。在这种情况下，必须研究和理解噪声频谱的宽带特性。如果每个通道的噪声的频谱内容均匀分布在160 MHz奈奎斯特频带上，则该技术应该可以产生6 dB的SNR改善。但是，如果噪声能量分布在40 MHz感兴趣的频段内更为突出，则可能无法达到6 dB的SNR改善目标。

比较这些拓扑时需要考虑的另一个重要因素是频率规划。如果使用单音系统，输入频率高于单个ADC采样率的四分之一（本例中为20 MHz），则第二，第三，第四，第五和第六次谐波超出40- MHz频段。因此，它们被数字噪声滤波器减少或完全消除。另外，上面讨论的图像杂散也落在感兴趣的带之外并因此被过滤。在多音系统中，一些组件也脱离了感兴趣的频段，降低了系统的总谐波失真。

总之，平均提供了一种更简单的方法来实现6 dB的噪声改善，但是时间交错提供了一些在开发系统架构时可能需要考虑的好处。

多通道模数转换器系统的使用

多通道ADC在推进数据采集系统方面发挥了重要作用性能。寻求更高清晰度的超声系统总计多达128个ADC通道，以获得更好的特征。数字示波器制造商已经开发出时间交错ADC的方法，以满足其高采样率要求。 4，5 其他接收器系统已经能够使用频分多址（FDMA） ），采用多个ADC通道对其频段进行分段 - 降低每个ADC的输入带宽要求，并进一步提高动态范围。随着ADC越来越多地采用多通道集成电路四通道和八通道封装以节省功耗和空间，正在开发多通道系统架构，使用它们来提供以前无法提供的功能或性能。