0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

内存速度和时序重要么

工程师 来源:未知 作者:姚远香 2019-01-14 15:09 次阅读

最近是跟内存耗上了,其一是手里没有其它硬件可测,更重要的是想趁着这段时间,把内存与性能之间的影响都慢慢测一下。今天测的就是时序与内存性能之间的关系了。时序很重要吗?答案是肯定的,但是时序对内存性能的影响到底有多大呢?下面就详细的测试一下。

用来测试的内存,是宇瞻突击队Commando DDR4 2400内存(4GX4)套装。这是一套很特别的产品,4GX4的组合还是比较少见的,现在多数都是8GX2的组合。

内存的规格为4GB UNB PC4-19200 CL 16-16-16-36,其中PC4代表台式机DDR4。19200是用带宽来命名,2400*64/8=19200(内存带宽的计算公式:带宽=频率*位宽/8),2400是DDR等效频率,16-16-16-36是内存的时序。

一:时序15-15-15-36

内存速度和时序重要么

使用OC项中的Memory Try It !选项,选择DDR4-3200MHz CL15频率,CL15就是指内存的时序。

内存速度和时序重要么

DDR4-3200MHz CL15频率下的时序信息

内存速度和时序重要么

进入系统后,打开CPU-Z软件,可以看到内存已经在3200MHz的频率下运行了。这个频率下宇瞻突击队4GB DDR4 2400内存套装的时序为15-15-15-36,内存的TRFC为434时钟,CR为2T。

内存速度和时序重要么

为了使测试的数据更加准确,这里选择使用AIDA64软件进行测试,这软件的更新的频率非常的高,基本上十天,半个月就一次。

内存速度和时序重要么

在Memory Benchmark测试中,Read、Write、Copy的速度(单位MB/S)分别是42663、47405、42840。

二:时序16-16-16-36

内存速度和时序重要么

使用OC项中的Memory Try It !选项,选择DDR4-3200MHz CL16频率。

内存速度和时序重要么

DDR4-3200MHz CL16频率下的时序信息。

内存速度和时序重要么

打开CPU-Z软件,可以看到内存依旧是在3200MHz的频率下运行,不过它的时序已经发生了变化。这时宇瞻突击队4GB DDR4 2400内存套装的时序为16-16-16-36,内存的TRFC为390时钟,CR为2T。

内存速度和时序重要么

在Memory Benchmark测试中,Read、Write、Copy的速度(单位MB/S)分别是42236、46678、40955。可以明显的看到内存的性能已降低了。

三:时序18-18-18-39

使用OC项中的Memory Try It !选项,选择DDR4-3200MHz CL18频率。

内存速度和时序重要么

DDR4-3200MHz CL18频率下的时序信息。(在这个时序下,超频失败,无法进入操作系统。)

内存速度和时序重要么

小结:测试的结果已经很明确了,同频率下内存的时序越低,得分就越高。如果时序过高的话,会造成内存超频失败。所以在超频时一定要重视内存的时序,避免出现高频低能,空有频率,性能却一塌糊涂的现象。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 内存
    +关注

    关注

    8

    文章

    2760

    浏览量

    72698
  • 时序
    +关注

    关注

    5

    文章

    356

    浏览量

    36952
收藏 人收藏

    评论

    相关推荐

    lpddr5时序比ddr5慢多少

    LPDDR5和DDR5是两种不同类型的内存,它们在时序和性能方面有一些差异。尽管它们都是最新一代的内存标准,但它们面向不同的应用场景,并且在设计上有一些不同。 首先,让我们来了解一下LPDDR5
    的头像 发表于 01-04 10:22 1574次阅读

    电源时序规格:电源导通时的时序工作

    电源时序规格:电源导通时的时序工作
    的头像 发表于 12-08 18:21 385次阅读
    电源<b class='flag-5'>时序</b>规格:电源导通时的<b class='flag-5'>时序</b>工作

    内存管理单元的重要功能是什么

    微观理解 内存管理单元(MMU)的一个重要功能是使系统能够运行多个任务,作为独立的程序运行在他们自己的 私有虚拟内存空间。 它们不需要了解系统的物理内存图,即硬件实际使用的地址,也不需
    的头像 发表于 11-26 15:36 244次阅读
    <b class='flag-5'>内存</b>管理单元的<b class='flag-5'>重要</b>功能是什么

    soc中的组合逻辑和时序逻辑应用说明

    芯片设计是现代电子设备的重要组成部分,其中组合逻辑和时序逻辑是芯片设计中非常重要的概念。组合逻辑和时序逻辑的设计对于构建复杂的电路系统至关重要
    的头像 发表于 08-30 09:32 865次阅读

    路由器内存和cpu哪个重要

    路由器内存和cpu哪个重要 在现代家庭网络中,路由器扮演着非常重要的角色。它是网络连接的枢纽,负责将互联网连接分发到家庭中的设备。作为家庭网络的中心,路由器的两个最重要的组件分别是CP
    的头像 发表于 08-27 17:08 1553次阅读

    FPGA时序约束之时序路径和时序模型

    时序路径作为时序约束和时序分析的物理连接关系,可分为片间路径和片内路径。
    发表于 08-14 17:50 504次阅读
    FPGA<b class='flag-5'>时序</b>约束之<b class='flag-5'>时序</b>路径和<b class='flag-5'>时序</b>模型

    可制造性案例│DDR内存芯片的PCB设计

    的工作原理 DDR芯片内存的工作原理可以分为两部分, 一部分是时序,一部分是数据传输 。 控制DDR内存时序,是由内存控制器控制的,它负责
    的头像 发表于 07-28 13:12 2134次阅读
    可制造性案例│DDR<b class='flag-5'>内存</b>芯片的PCB设计

    什么是时序?由I2C学通信时序

    时序:字面意思,时序就是时间顺序,实际上在通信中时序就是通信线上按照时间顺序发生的电平变化,以及这些变化对通信的意义就叫时序
    发表于 07-26 10:06 1777次阅读

    兼顾内存速度的C语言代码优化的方法

    在本篇文章中,我(指原作者)收集了很多经验和方法。应用这些经验和方法,可以帮助我们从执行速度内存使用等方面来优化C语言代码。
    发表于 07-24 15:44 271次阅读
    兼顾<b class='flag-5'>内存</b>和<b class='flag-5'>速度</b>的C语言代码优化的方法

    时序约束连载02~时序例外

    本文继续讲解时序约束的第四大步骤——时序例外
    的头像 发表于 07-11 17:17 445次阅读
    <b class='flag-5'>时序</b>约束连载02~<b class='flag-5'>时序</b>例外

    浅谈时序设计和时序约束

      本文主要介绍了时序设计和时序约束。
    的头像 发表于 07-04 14:43 776次阅读

    静态时序分析的基本概念和方法

    引言 在同步电路设计中,时序是一个非常重要的因素,它决定了电路能否以预期的时钟速率运行。为了验证电路的时序性能,我们需要进行 静态时序分析 ,即 在最坏情况下检查所有可能的
    的头像 发表于 06-28 09:38 791次阅读
    静态<b class='flag-5'>时序</b>分析的基本概念和方法

    同步电路设计中静态时序分析的时序约束和时序路径

    同步电路设计中,时序是一个主要的考虑因素,它影响了电路的性能和功能。为了验证电路是否能在最坏情况下满足时序要求,我们需要进行静态时序分析,即不依赖于测试向量和动态仿真,而只根据每个逻辑门的最大延迟来检查所有可能的
    发表于 06-28 09:35 545次阅读
    同步电路设计中静态<b class='flag-5'>时序</b>分析的<b class='flag-5'>时序</b>约束和<b class='flag-5'>时序</b>路径

    FPGA设计-时序约束(理论篇)

    STA(Static Timing Analysis,即静态时序分析)在实际FPGA设计过程中的重要性是不言而喻的
    发表于 06-26 09:01 389次阅读
    FPGA设计-<b class='flag-5'>时序</b>约束(理论篇)

    FPGA速度-面积互换原则设计

    速度-面积互换原则是贯穿FPGA设计的重要原则:速度是指工程稳定运行所能达到的最高时钟频率,通常决定了FPGA内部寄存器的运行时序;面积是指工程运行所消耗的资源数量,通常包括触发器
    的头像 发表于 06-09 09:36 890次阅读
    FPGA<b class='flag-5'>速度</b>-面积互换原则设计