单斜形β-多晶型氧化镓肖特基势垒二极管具有最低的泄漏电流

美国康奈尔大学和日本的新型晶体技术公司近期声称单斜形β-多晶型氧化镓（β-Ga2O3）肖特基势垒二极管（SBD）具有最低的泄漏电流。在相对较高的击穿电压1232V下，显示出低的泄漏电流密度小于1μA·cm-2。

该器件采用沟槽结构制作鳍片，侧壁上有金属 - 绝缘体 - 半导体（MIS）叠层，以减少表面场效应，抑制反向偏压下的泄漏。

[Wenshen Li 等, Appl. Phys. Lett., vol113, p202101, 2018]。

氧化镓具有许多可用于高功率电子和射频放大器应用的特性：具有4.5eV的宽带隙，可以高达8MV/cm 的高临界电场，以及200cm2 / V-s的电子迁移率。该类器件还可以应用在恶劣和高温条件下。使用熔体生长法可以生产商业化单晶体Ga2O3基板。

研究人员使用卤化物气相外延（HVPE）来合成SBD的器件层（图1）。鳍片面积比约是鳍片+沟槽间距的60％。在模拟中，研究人员认为较窄的鳍片会在顶部表面附近产生较低的电场。在10μm的漂移层上存在2x10E16·cm-3的均匀净掺杂，这对改善性能起到了重要作用。

图1：（a）β-Ga2O3沟槽肖特基势垒二极管的示意性横截面。（b）在（a）中沿翅片中心的垂直虚线切割线处的1200V反向偏压下的模拟电场分布。

首先是合成背阴极：进行第一反应离子蚀刻（RIE）以改善接触的欧姆性质，然后再蒸发和退火钛/金（Ti / Au）接触金属。

然后使用镍/铂（Ni / Pt）作为用于沟槽RIE蚀刻的硬掩模和最终器件的肖特基接触来图案化外延晶片的正面。将沟槽蚀刻至2μm的深度，使翅片通道沿[010]方向取向。翅片侧壁被描述为“接近垂直”。

之后使用原子层沉积（ALD）将沟槽衬以氧化铝（Al2O3）。通过鳍片顶部的氧化铝的干蚀刻暴露出镍/铂肖特基接触。通过在沟槽侧壁上溅射铬/铂（Cr / Pt）来完成该器件。

为了比较，研究人员还制造出没有鳍结构的Ni / Pt肖特基二极管。目前的密度是根据设备面积而不是翅片面积来计算的。两种设备的理想因子为1.08。沟槽SBD的肖特基势垒高度为1.40eV，而常规器件的肖特基势垒高度为1.35eV。增加的有效势垒高度归因于沟槽侧壁上的相邻金属氧化物半导体结。

通过脉冲测量来避免自热效应。与常规装置相比，流过散热片的电流限制区域会导致电流密度降低。沟槽SBD的具体差分导通电阻为15mΩ-cm2，而常规器件的导通电阻为6.6mΩ-cm2。

沟槽SBD还在常规器件中未见的电压扫描中发生俘获效应。该研究推断“陷阱必须位于沟槽MIS结构”。被捕获的电荷增加了鳍片的耗尽，限制了电流。研究人员估计，假设陷阱电子片密度为~8x10E11·cm-2时，在零偏压下，额外的耗尽厚度为170nm。

研究人员提出，采用Al2O3电介质的后沉积退火（PDA）可以减少俘获，并且在干蚀刻后可以改善Ga2O3表面的表面处理。

沟槽SBD在反向偏压上展现出更好的性能——该器件的击穿电压为1232V，而普通器件的则为734V。最佳性能的沟槽SBD的鳍片宽2μm。击穿前的漏电流小于1μA·cm-2，当反向偏压低于1000V时，漏电流小于0.1μA· cm-2，这相当于功耗小于0.1mW·cm-2。鳍片越宽的器件则它的泄漏更高的和击穿电压更低。

图2：性能最优的β-Ga2O3 SBD的基准图。（a）差分特定导通电阻（Ron，sp，不包括导通电压）与反向漏电流密度为1mA·cm-2时规定的阻断电压。（b）泄漏电流密度为报告的击穿电压的80％与报告的硬击穿电压之间的关系。

该团队将β-Ga2O3 SBD的性能与其他报告进行了比较（图2）。在1mA · cm-2 电流密度下的阻断电压相比，特定的差分导通电阻与先前报道的沟槽器件相比有着明显的改善。该团队说：“与我们之前的结果相比，由于掺杂分布更均匀，中等水平的电子密度（~2x10E16·cm-3）和更少的载流子补偿，导通电阻大大降低。”

同时该团队还比较了在80％击穿时的反向泄漏和击穿电压。与常规器件相比，沟槽SBD中的泄漏更低。该团队的常规SBD表现出与其他报告相似的表现。因此，较低的泄漏可能归因于沟槽结构本身。

该团队目前期望通过减少MIS结构中的捕获效应并进行更好的现场控制来突破Ga2O3理论材料的限制。