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利用MSGQ模块提高关键资源的性能与简化复杂DSP设计

电子设计 2019-01-09 09:47 次阅读

电信基础设备、视频基础设备以及影像应用等对于带宽的要求迅速提升,这些系统需要支持具有更高分辨率、更快帧速率以及更出色音质的音视频流。同时,上述系统还要提高信道密度,降低每信道的功耗。此外,该市场不仅要求提高外设与存储器的集成度,而且还要进一步缩减电路板面积,从而节约系统成本。开发人员需要高度可扩展的灵活硅芯片器件和工具来帮助他们跟上市场发展趋势的要求。

用于数字信号处理器(DSP)的一些传统高性能I/O在可靠性、带宽充足性以及可扩展性等方面都存在一定的局限性。串行RapidIO(sRIO) 能够通过提供一种高性能的分组交换式互连技术解决这种局限性问题,这对复杂的DSP拓扑而言非常有用。与其前代技术不同,sRIO不需要与存储器共享接口,而且既能作为主系统又能作为从系统运行。此外,其还可支持较长的物理连接距离以及硬件级故障检测/纠错、状态/确认反馈以及带内中断/信号发送等。

德州仪器(TI)推出的TMS320C6?55等高级DSP现已集成了sRIO接口。这种接口具有极高的效率,能直接连接至DSP的DMA引擎,通过事务处理代理寄存器来降低控制开销。为了提高DMA系统数据处理的效率,可对数据设定优先级,而且该接口还支持多个事务处理的排队。

复杂系统拓扑中的sRIO

首先,我们必须了解sRIO在复杂系统拓扑中发挥的作用,明确它在物理系统的实施过程中如何提高灵活性。sRIO可支持芯片之间的通信,速度高达 20Gbps乃至更高。sRIO提供1X和4X宽度的1.25、2.5或3.125GHz双向链接,每向吞吐速率高达10Gbps。

利用sRIO,设计人员能够确定如何实现多个器件的最佳连接。DSP可直接进行网形、环形以及星形拓扑的连接,也可通过交换机进行多个DSP的连接,彼此之间有无本地连接均可。此外,我们还可采用sRIO一并连接DSP、FPGAASIC。这种高度的灵活性使设计人员能根据应用数据流的需要任意安排组件,而不会因为接口或协议的限制影响系统设计。

例如,一个简单的系统可以具备两个通过4倍速链接相连的DSP。另一个系统则要求更高的计算能力,不过不需要更多I/O。这种系统可以由5个DSP组成,每个DSP都直接通过1倍速链接彼此相连。第三个系统也包含5个DSP,它们均采用4倍速链接连接至中央交换机,以实现更佳的I/O性能(图1)。第四个系统则有更繁重的计算要求,其中可能包含12个乃至更多的DSP,它们均通过4倍速链接连接至一个或多个交换机的系统架构,从而实现最高的计算能力和I/O带宽。

图1:在本例中,sRIO能灵活地连接所有五个DSP。

支持sRIO的系统能够通过充分利用上述特性显著提高整体性能。例如,在无线基础设施系统中,总共三到六个速度达Gbps的天线数据通常由可处理24到48 个天线流(antenna stream)的ASIC或FPGA支持,这时每个基站的速率约为123Mbps。另一方面,用户数据通常在DSP上处理,每个用户通道速度约 19Mbps,统一采用共享的EMIF通道。采用链接sRIO通道的DSP使用户数据和天线数据能独立得到处理。采用DSP所需的成本不仅大大低于 FPGA或ASIC,而且在24到48个天线流的系统中能处理相同的数据速率,每个通道速度约为123Mbps,因此天线数据速度总共能到每秒3到 6Gb。对于用户数据而言,诸如最新DSP系列的较高核心速度、较快的sRIO I/O速度,以及能释放外部存储器带宽等优异特性,使通道密度能够提高到每DSP达128个用户通道,每通道速度为19Mbps,这样整体而言每个DSP 的用户数据总速度达2.5Gbps。

消息传递

软件开发人员不仅能够受益于 sRIO接口具有的更高性能和更高灵活性,而且他们无论采用低级编程技术还是高级编程技术均可进行应用开发。如果使用低级直接I/O方案,编程人员必须指定目标和地址,这种方案在能够实现最佳性能的同时,还非常适用于在设计时就已知目标缓冲方案的应用,并且应用的分组是固定的。但是,这种方法的缺点是开发人员必须了解远程处理器的物理存储器映射,这使第三方集成非常困难。

高级消息传递方案能够在无需进行大量低级器件编程的情况下就能提供一种更抽象的通信方法。这种方法对目标缓冲方案未知的应用最为适用,而且对于应用分组未知或者比较灵活的情况也很适用。此外,消息传递接口能够显著缩短用于增加或减少应用处理器所需的时间。

数家嵌入式处理器厂商为sRIO提供内核级软件层支持。例如,在TI DSP中,消息传递由DSP/BIOS软件内核基础消息队列(MSGQ)模块提供支持,这使应用程序开发人员能在更高级的抽象水平上设计软件。

消息传递使应用程序能够通过sRIO互连更高效地与其它DSP通信。通过这种方法发送的消息,其优先级高于数据缓冲,这一点非常有用,因为以更高的优先级控制数据通常来说是更好的做法。MSGQ能在无需修改源代码的情况下在处理器中移动读取器和写入器,因此我们能在单个处理器上进行开发,而且能方便地针对多处理器系统进行缩放。也就是说,写入器不用了解读取器驻留在哪个处理器上,这不仅能简化集成,而且还能简化客户端/服务器应用等的开发工作。

此外,MSGQ还可支持消息的零拷贝传输,假定底层物理介质支持处理器间零拷贝。零拷贝基本说来就是指针传递(pointer passing),而不是将消息内容拷贝到其它消息中。我们可在单个的处理器上完成上述操作,也可在共享存储器的多部处理器完成。由于能从特定集 (pool)分配消息,因而我们能轻松地实现服务质量(QoS)特性,如针对关键资源提高性能、加快速度等。

MSGQ模块

MSGQ模块包括API接口、分配器以及传输程序等(图2)。API接口将应用程序与传输程序和分配器相隔离。分配器为消息分配提供接口,而传输程序则为处理器间的消息传输提供接口。

利用MSGQ模块提高关键资源的性能与简化复杂DSP设计

图2.MSGQ模块

必须首先对在MSGQ模块中发送的所有消息进行分配。我们能用多个分配器从一个集分配关键信息,再从另一个集分配非关键信息。我们可以举一个简单的分配器的实例,即所谓STATICPOOL的静态分配机制,由应用程序提供的静态缓冲器负责管理。在初始化阶段,STATICPOOL分配器会接收地址、缓冲器长度以及请求消息的大小。可将缓冲器分为指定的消息大小块,并放置在链接列表中,这有助于简化消息定位。

接下来,传输程序在物理链接上将消息发送给另一处理器上的目标消息队列(图3)。通过传输接口,应用程序能在不改变自身的情况下改变底层通信机制,不过需要配置传输程序。这种方案将物理链接的具体技术问题隐藏起来,提高了应用的可移植性。

利用MSGQ模块提高关键资源的性能与简化复杂DSP设计

图3:传输功能

消息队列具有整个系统内唯一的名称,发送器能通过其名称来定位消息队列。所有通过MSGQ模块发送的消息都必须在第一字段编码MSGQ_Msg Header,之所以必须是因为内部指令就保存在报头中,报头由传输程序和MSGQ模块内部使用。消息发送到不同的处理器时,传输程序对消息报头部分的任何字大小和字节序(endian)差异进行处理。应用程序负责消息专用部分所需的转换。

由于不同的处理器可能采用不同的调用模块(系统中的消息队列),因此MSGQ模块允许应用程序写入器指定通知机制的类型,这非常有用,因为用户能指定通知机制,并相应地调节MSGQ。不过,一旦将消息发送给读取器,写入器就会丢掉消息的拥有权,并且不能再修改或释放消息,因此在发送之前确保消息的正确性至关重要。当读取器接收消息后,必须释放消息或重复使用消息。

消息队列的定位

MSGQ为每个打开的消息队列保留一个消息存储库,消息队列的读取器从消息队列的存储库中获取消息。如果需要将读取器或写入器线程移至另一个处理器,就无需更改读取器或写入器代码。

定位消息队列有两种办法:同步定位和异步定位。采用同步定位法情况下(可能采取阻塞方法),消息管理每个传输程序的查询,以查找所需消息队列的位置。采用异步定位法情况下,将消息队列定位后会发送异步定位消息给指定的消息队列。

同步法的实施更为简便,但要求用于阻塞队列的一些参数,如定位线程等。虽然异步法无需进行阻塞,但实际操作更为困难,难以使用。

我们可通过应用程序指定的通知机制来支持同步或异步操作。用户可指定通知机制,如信号量和中断记入等,这样就不用再遵循特定的调用模式。消息发送器能嵌入消息队列,消息读取器则能提取消息队列并做出回答。

数据流示例

以下我们给出来自某个应用程序的基本数据流程。根据设计,该应用可在两个DSP之间移动数据。在本例中,我们用多个集来管理不同类型的消息,其中包括应用程序、传输程序内部控制消息以及错误消息等。采用不同的集并不是必需的,但这样做有助于简化应用程序的维护。例如,管理若干个小集有时要比管理单个大集要简单。此外,如果消息大小有所不同,那么采用单个大集的话就会浪费大量存储器空间,因为这时必须支持最差情况下的空间要求。

本例中的流程可运行在TI的TMS320C6?55 EVM等*估板上,这款*估板采用两个通过sRIO实现互连的1GHz TMS320C6?55 DSP。该*估板提供了完整的代码以供参考:

main()

if processor 0: 打开雇主消息队列并

创建雇主线程。

if processor 1: 打开雇员消息队列并

创建雇员线程。

打开错误消息队列并创建错误线程。

srio_init to initialize peripheral

workerThread()

Loop

MSGQ_get message from the worker queue

确定发送器

向发送器发送特定数量的消息

bossThread()

MSGQ_locate to locate worker queue

Loop

MSGQ_alloc message

使用要接收的多个消息来填充消息。

MSGQ_setSrcQueue to embedded boss’s message queue

MSGQ_put message to reader

Loop

MSGQ_get message from the boss queue

errorThread()

Loop

MSGQ_get message from the error queue

Log MQT error via LOG_printf

在单个处理器上发送消息

下面将介绍在单个处理器上发送和接收消息的幕后情况,这个过程分为任务一和任务二。任务二由操作系统进行调用,打开MSGQ队列,并为该消息队列指定 “pend”与“post”函数。如果没有消息,则使用“pend”函数,在而向消息队列发送消息时则调用“post”函数。

如果MSGQ模块获得了没有待决消息的信息,那么就可运行任务一,但必须读取队列标识符,并定位适当的队列,以免其位于不同的处理器上。通常在启动时定位队列对性能几乎没有什么影响。此外,任务一在向任务二发送消息之前还必须为消息传输分配存储器。

一旦任务一发送消息,就不能再对消息进行处理,因为这时MSGQ已拥有该消息,MSGQ会将该消息分配给适当的队列。任务二获得了有消息的信息,并准备接收消息。一旦任务二获得消息,就能够对消息进行重复使用,并将其发送回任务一。例如,如果两个任务要将消息来回传输,那么就仅需分配开始的消息。若读取器接收到消息,就能相应地更新内容,然后将其发回。这样,任务二就能够处理消息,一旦处理完成,消息就返回到存储器管理,任务二也就不能再对该消息进行处理。消息传输至此完成。消息传递可通过为数据移动提供虚拟接口来显著简化复杂处理器通信的开发与维护。

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的头像 EDA365 发表于 01-17 17:21 298次 阅读
上电顺序知多少?论上电顺序的重要性

LG G8可无缝连接第二块屏幕 三星S10 Plus现身跑分

有关谷歌Pixel Ultra这款不具备刘海与下巴的全面屏智能手机的消息已经相传已久
的头像 牵手一起梦 发表于 01-17 17:07 743次 阅读
LG G8可无缝连接第二块屏幕 三星S10 Plus现身跑分

使用布隆过滤器新型混合内存架构磨损均衡策略说明

相变存储器( PCM)凭借低功耗的优势有望成为新一代主存储器,但是耐受性的缺陷成为其广泛应用的重要障....
发表于 01-17 16:58 27次 阅读
使用布隆过滤器新型混合内存架构磨损均衡策略说明

DSP从FLASH到RAM的方法详细资料说明

本文档的主要内容详细介绍的是DSP从FLASH到RAM的方法详细资料说明。
发表于 01-17 16:58 36次 阅读
DSP从FLASH到RAM的方法详细资料说明

与德通讯携手紫光展锐杀入物联网芯片市场

自去年“中兴事件”以来,关键芯片的自主可控和国产化成为了热点。与此同时,众多互联网厂商、软件算法厂商....
的头像 芯智讯 发表于 01-17 15:29 1136次 阅读
与德通讯携手紫光展锐杀入物联网芯片市场

AM5749 Sitara 处理器:双核 Arm Cortex-A15 和双核 DSP,多媒体、支持 ECC 的 DDR、安全引导和深度学习

AM574x Sitara Arm应用处理器旨在满足现代嵌入式产品的强烈处理需求。 AM574x器件通过以下方式实现高处理性能完全集成的混合处理器解决方案的最大灵活性。这些器件还将可编程视频处理与高度集成的外设集合在一起。每个AM574x器件都提供加密加速。 可编程性由具有Neon™扩展的双核Arm Cortex-A15 RISC CPU和两个TI C66x VLIW浮点DSP内核提供。 Arm允许开发人员将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm和C66x提供了一整套开发工具。 DSP,包括C编译器,用于简化编程和调度的DSP汇编优化器,以及用于查看源代码执行情况的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS器件的更多信息,请联系您的TI代表。 AM574x Sitara Arm应用处理器旨在满足现代嵌入式产品的强烈处理需求。 AM574x器件通过提供高处理性能完全集成的混合处理器解决方案的最大灵活性这些器件还将可编程视频处理与高度集成的外围设备相结合。每个AM574x器件都提供加密加速...
发表于 01-08 17:50 8次 阅读
AM5749 Sitara 处理器:双核 Arm Cortex-A15 和双核 DSP,多媒体、支持 ECC 的 DDR、安全引导和深度学习

AM6528 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:50 17次 阅读
AM6528 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM6546 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:50 16次 阅读
AM6546 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM6527 Sitara 处理器:双核隔离式 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:50 20次 阅读
AM6527 Sitara 处理器:双核隔离式 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM6548 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:49 27次 阅读
AM6548 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM6526 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:48 12次 阅读
AM6526 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

DRA793 适用于音频放大器且带 DSP 的 500MHz ARM Cortex-A15 SoC 处理器

DRA79x处理器提供538球,17×17毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(BGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 可编程性由具有Neon™扩展的单核Arm Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核提供。 Arm处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS设备的更多信息,请联系您的TI代表。 DRA79x Jacinto 6 RSP(无线电声音处理器)设备系列符合AEC-Q100标准。 设备具有简化的电源...
发表于 11-02 19:27 17次 阅读
DRA793 适用于音频放大器且带 DSP 的 500MHz ARM Cortex-A15 SoC 处理器

DRA750 适用于信息娱乐应用的双 1.0GHz A15、双 DSP、扩展外设 SoC 处理器

DRA75x和DRA74x(Jacinto 6)信息娱乐应用处理器旨在满足现代信息娱乐系统汽车体验的强烈处理需求。
发表于 11-02 19:27 10次 阅读
DRA750 适用于信息娱乐应用的双 1.0GHz A15、双 DSP、扩展外设 SoC 处理器

DRA725 适用于汽车信息娱乐系统的 SoC 处理器

DRA72x(“Jacinto 6 Eco”)信息娱乐应用处理器采用与Jacinto 6设备相同的架构开发,以满足现代信息娱乐系统的强烈处理需求 - DRA72x器件为DRA74x器件提供了向上的可扩展性,同时在整个系列中引脚兼容,允许原始设备制造商(OEM)和原始设计制造商(ODM)快速实现创新连接技术,语音识别,音频流等。 Jacinto 6和Jacinto 6 Eco设备通过完全集成的混合处理器解决方案的最大灵活性带来高处理性能。 可编程性由具有Neon™扩展和TI C66x VLIW浮点DSP内核的单核ARM Cortex-A15 RISC CPU提供。 ARM处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为ARM提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行情况的调试接口。 DRA72x Jacinto 6 Eco处理器系列符合AEC-Q100标准。 特性 为信息娱乐应用而设计的架构 视频,图像和图形处理支持 全高清视频(1920×1080p,60 fps) 多视频输入和视频输出 2D和3D图形 ARM < sup>® Cortex ® -A15微处理器子系统 C66x浮点VLIW DSP 完全对象代码与C67x和...
发表于 11-02 19:27 46次 阅读
DRA725 适用于汽车信息娱乐系统的 SoC 处理器

DRA714 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 600MHz ARM Cortex-A15 SoC 处理器

DRA71x处理器提供538球,17×17毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(BGA)封装。 该架构旨在通过经济高效的解决方案为汽车应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”),DRA74x“Jacinto”提供全面的可扩展性6“和DRA72x”Jacinto 6 Eco“系列信息娱乐处理器,包括图形,语音,HMI,多媒体和智能手机投影模式功能。 可编程性由具有Neon™扩展的单核Arm Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核提供。 Arm处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS器件的更多信息,请联系您的TI代表。 DRA71x Jacinto 6入口处理器系列符合AEC-Q100标准。 该器件具有简化的电源轨道映射可实现更低成本的P...
发表于 11-02 19:27 32次 阅读
DRA714 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 600MHz ARM Cortex-A15 SoC 处理器

DRA716 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 800MHz ARM Cortex-A15 SoC 处理器

DRA71x处理器提供538球,17×17毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(BGA)封装。 该架构旨在通过经济高效的解决方案为汽车应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”),DRA74x“Jacinto”提供全面的可扩展性6“和DRA72x”Jacinto 6 Eco“系列信息娱乐处理器,包括图形,语音,HMI,多媒体和智能手机投影模式功能。 可编程性由具有Neon™扩展的单核Arm Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核提供。 Arm处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS器件的更多信息,请联系您的TI代表。 DRA71x Jacinto 6入口处理器系列符合AEC-Q100标准。 该器件具有简化的电源轨道映射可实现更低成本的P...
发表于 11-02 19:27 38次 阅读
DRA716 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 800MHz ARM Cortex-A15 SoC 处理器

DRA782 适用于音频放大器且带双核 DSP 的 SoC 处理器

DRA78x处理器提供367球,15×15毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 此外,TI还为Arm和DSP提供了一整套开发工具,包括C编译器和用于查看源代码执行情况的调试接口。 DRA78x Jacinto 6 RSP (无线电声音处理器)器件系列符合AEC-Q100标准。 该器件具有简化的电源轨映射,可实现低成本的PMIC解决方案。 DRA78x处理器采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装,提供367球,15×15 mm,0.65 mm球间距(0.8 mms间距规则可用于信号)。 该架构旨在通过经济高效的解决方案为汽车处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”提供完全可扩展性“),DRA74x”Jacinto 6“,...
发表于 11-02 19:27 17次 阅读
DRA782 适用于音频放大器且带双核 DSP 的 SoC 处理器

TDA3MA 具有完备的处理和视觉加速功能且适用于 ADAS 应用的低功耗 SoC

TI的TDA3x片上系统(SoC)是经过高度优化的可扩展系列器件,其设计满足领先的高级驾驶员辅助系统(ADAS)要求.TDA3x系列集最佳性能,低功耗特性和更小的外形尺寸和ADAS视觉分析处理功能于一体,有助于实现更自主的无碰撞驾驶体验,从而在汽车领域中的ADAS应用中得到了广泛的应用。 TDA3x SoC基于单一架构支持行业最广泛的ADAS应用(包括前置摄像头,后置摄像头,环视,雷达和融合技术),在当今汽车领域实现了复杂的嵌入TMS3x SoC采用异类可扩展架构,包含TI的定点和浮点TMS320C66x数字信号处理器(DSP)生成内核,Vision AccelerationPac(EVE)和Cortex-M4双核处理器。视觉技术。 TDA3x SoC采用异类可扩展架构。该器件可采用不同的封装选项(包括叠加封装)实现小外形尺寸设计,从而实现低功耗配置.TDA3x SoC还集成有诸多外设,包括LVDS环视系统的多摄像头接口(并行和串行),显示屏,控制器局域网(CAN)和千兆位以太网视频桥接(AVB)。 适用于本系列产品的Vision AccelerationPac包含嵌入式视觉引擎(EVE),因此应用处理器不用再执行视觉分析功能,同时还降低了能耗。视觉...
发表于 11-02 19:27 21次 阅读
TDA3MA 具有完备的处理和视觉加速功能且适用于 ADAS 应用的低功耗 SoC

DRA781 适用于音频放大器且带 DSP 的 SoC 处理器

DRA78x处理器提供367球,15×15毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 此外,TI还为Arm和DSP提供了一整套开发工具,包括C编译器和用于查看源代码执行情况的调试接口。 DRA78x Jacinto 6 RSP (无线电声音处理器)器件系列符合AEC-Q100标准。 该器件具有简化的电源轨映射,可实现低成本的PMIC解决方案。 DRA78x处理器采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装,提供367球,15×15 mm,0.65 mm球间距(0.8 mms间距规则可用于信号)。 该架构旨在通过经济高效的解决方案为汽车处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”提供完全可扩展性“),DRA74x”Jacinto 6“,...
发表于 11-02 19:27 21次 阅读
DRA781 适用于音频放大器且带 DSP 的 SoC 处理器

TDA3LX 适用于 ADAS 应用且具有处理、成像与视觉加速功能的低功耗 SoC

TI的TDA3x片上系统(SoC)是经过高度优化的可扩展系列器件,其设计满足领先的高级驾驶员辅助系统(ADAS)要求.TDA3x系列集最佳性能,低功耗特性和更小的外形尺寸和ADAS视觉分析处理功能于一体,有助于实现更自主的无碰撞驾驶体验,从而在汽车领域中的ADAS应用中得到了广泛的应用。 TDA3x SoC基于单一架构支持行业最广泛的ADAS应用(包括前置摄像头,后置摄像头,环视,雷达和融合技术),在当今汽车领域实现了复杂的嵌入TMS3x SoC采用异类可扩展架构,包含TI的定点和浮点TMS320C66x数字信号处理器(DSP)生成内核,Vision AccelerationPac(EVE)和Cortex-M4双核处理器。视觉技术。 TDA3x SoC采用异类可扩展架构。该器件可采用不同的封装选项(包括叠加封装)实现小外形尺寸设计,从而实现低功耗配置.TDA3x SoC还集成有诸多外设,包括LVDS环视系统的多摄像头接口(并行和串行),显示屏,控制器局域网(CAN)和千兆位以太网视频桥接(AVB)。 适用于本系列产品的Vision AccelerationPac包含嵌入式视觉引擎(EVE),因此应用处理器不用再执行视觉分析功能,同时还降低了能耗。视觉...
发表于 11-02 19:27 16次 阅读
TDA3LX 适用于 ADAS 应用且具有处理、成像与视觉加速功能的低功耗 SoC

DRA786 适用于音频放大器且带双核 DSP 和 EVE 的 SoC 处理器

DRA78x处理器提供367球,15×15毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 此外,TI还为Arm和DSP提供了一整套开发工具,包括C编译器和用于查看源代码执行情况的调试接口。 DRA78x Jacinto 6 RSP (无线电声音处理器)器件系列符合AEC-Q100标准。 该器件具有简化的电源轨映射,可实现低成本的PMIC解决方案。 DRA78x处理器采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装,提供367球,15×15 mm,0.65 mm球间距(0.8 mms间距规则可用于信号)。 该架构旨在通过经济高效的解决方案为汽车处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”提供完全可扩展性“),DRA74x”Jacinto 6“,...
发表于 11-02 19:27 47次 阅读
DRA786 适用于音频放大器且带双核 DSP 和 EVE 的 SoC 处理器

DRA756 Jacinto 汽车电子应用处理器

DRA75x和DRA74x(Jacinto 6)信息娱乐应用处理器旨在满足现代信息娱乐系统汽车体验的强烈处理需求。 最多两个嵌入式视觉引擎(EVE) IVA子系统 显示子系统 使用DMA引擎显示控制器,最多三个管道 HDMI™编码器:符合HDMI 1.4a和DVI 1.0 视频处理引擎(VPE) 2D-Graphics加速器(BB2D)子系统 Vivante ® GC320核心 双核PowerVR ® SGX544 3D GPU 三个视频输入端口(VIP)模块 支持多达10个多路复用输入端口 通用内存控制器(GPMC) 增强型直接内存访问(EDMA)控制器 2端口千兆以太网(GMAC) 十六32 -Bit通用定时器 32位MPU看门狗定时器 五个内部集成电路(I 2 C)端口 HDQ™/1-Wire ®接口 SATA接口 媒体本地总线(MLB)子系统 十个可配置UART /IrDA /CIR模块 四个多通道串行外设接口(McSPI) Quad SPI(QSPI) 八个多通道音频串行端口(McASP)模块 SUPERS peed USB 3.0双重角色设备 三个高速USB 2.0双重角色设备 四个多媒体卡/安全数字/安全数字输入输出接口(MMC™/SD ® /SDIO) PCI-Express ®...
发表于 11-02 19:27 30次 阅读
DRA756 Jacinto 汽车电子应用处理器

SMJ320C6415 定点数字信号处理器

TMS320C64x ?? DSP(包括SMJ320C6414,SMJ320C6415和SMJ320C6416器件)是TMS320C6000中性能最高的定点DSP产品? DSP平台。 TMS320C64x ?? (C64x ?? )设备是基于第二代高性能,先进的VelociTI ??德州仪器(TI)开发的超长指令字(VLIW)架构(VelociTI.2 ??),使这些DSP成为多通道和多功能应用的绝佳选择。 C64x ??是C6000的代码兼容成员?? DSP平台。 C64x器件以720 MHz的时钟速率提供高达57.6亿条指令/秒(MIPS)的性能,可为高性能DSP编程挑战提供经济高效的解决方案。 C64x DSP具有高速控制器的操作灵活性和阵列处理器的数字功能。 C64x ?? DSP内核处理器有64个32位字长的通用寄存器和8个高度独立的功能单元 - 两个乘法器用于32位结果和六个算术逻辑单元(ALU)??用VelociTI.2 ??扩展。 VelociTI.2 ??八个功能单元中的扩展包括新的指令,以加速关键应用程序的性能,并扩展VelociTI的并行性?建筑。 C64x每周期可产生4个32位乘法累加(MAC),总计每秒2400万MAC(MMACS),或每周期8个8位MAC,总计4800 MMACS。 C64x DSP还具有特定于应用的硬件逻...
发表于 11-02 18:50 30次 阅读
SMJ320C6415 定点数字信号处理器

AM5718-HIREL AM5718-HIREL Sitara™ 处理器器件版本 2.0

AM5718-HIREL Sitara ARM应用处理器旨在满足现代嵌入式产品对于处理性能的强烈需求。 AM5718-HIREL器件通过其极具灵活性的全集成混合处理器解决方案,可实现较高的处理性能。此外,这些器件还将可编程的视频处理功能与高度集成的外设集完美融合。 采用配有Neon™扩展组件的单核ARM Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核,可提供编程功能。借助ARM处理器,开发人员能够将控制函数与在DSP和协处理器上编程的其他算法分离开来,从而降低系统软件的复杂性。 此外,TI为ARM和C66x DSP提供了一系列完整的开发工具,其中包括C语言编译器,用在简化编程和调度的DSP汇编优化器,可查看源代码执行情况的调试界面等。 AM5718-HIREL Sitara ARM处理器系列符合AEC-Q100标准。 特性 有关器件版本1.0的详细信息,请参阅SPRS919 ARM®Cortex®-A15微处理器子系统 数字信号处理器(DSP) 目标代码与C67x和C64x +完全兼容 每周期最多32次16 x 16位定点乘法 高达512KB的片上L3 RAM 3级(L3)和4级(L4)互连 DDR3 /DDR3L存储器接口(EMIF)模块 ...
发表于 11-02 18:49 14次 阅读
AM5718-HIREL AM5718-HIREL Sitara™ 处理器器件版本 2.0

SM320C6457-HIREL 通信基础设施数字信号处理器

的TMS320C64x +™DSP(包括SM320C6457-HIREL器件)是TMS320C6000DSP平台上的高性能定点DSP系列产品.SM320C6457-HIREL器件基于德州仪器(TI)开发的第3代高性能,高级VelociTI超长指令字(VLIW)架构,这使得该系列DSP非常适合包括视频和电信基础设施,成像/医疗以及无线基础设施(WI)在内的各类应用。 C64x +器件向上代码兼容属于C6000™DSP平台的早期器件。 基于65nm的工艺技术以及凭借高达96亿条指令每秒(MIPS)[或9600 16位MMAC每周期]的性能( 1.2GHz的时钟速率时),SM320C6457-HIREL器件提供了一套应对高性能DSP编程挑战的经济高效型解决方案.SM320C6457-HIREL DSP可以灵活地利用高速控制器以及阵列处理器的数值计算能力。 C64x + DSP内核采用8个功能单元,2个寄存器文件以及2个数据路径。与早期C6000器件一样,其中2个功能单为乘法器或.M单元.C64x内核每个时钟周期执行4次16位×16位乘法累加,相比之下,C64x + .M单元的乘法吞吐量可增加一倍。因此,C64x +内核每个周期可以执行8次16位×16位MAC。采用1.2GHz时钟速率时,这意味着每秒可以执行9600次1...
发表于 11-02 18:48 37次 阅读
SM320C6457-HIREL 通信基础设施数字信号处理器