模拟电路的统计特征化与CAD设计分析方法

引言

半导体器件及电路的性能会因为工艺本身固有的基本统计性变异 (statistical variation)而发生波动。

如图1所示，所有的变异形式可划分为好几大类，相应反映出工艺加工期间材料的物理分离。

批次变异是最常见的变异，因为它反映出了其它成因里所没有的重要变异源，包括某个工艺步骤中因采用不同工具而可能带来的差异；原始材料在批次之间的差异；以及与工具老化、定期维修、升级和调试有关的基于时间的趋势及周期性差异。

晶圆间变异可能源于个别晶圆处理步骤中晶圆之间出现的轻微差异，也可能是跨越整批晶圆、由工艺因素 (比如炉管内部的温度和气流梯度) 造成的梯度差异。裸片间变异则可能是由步进光刻机的曝光差异、晶圆均质性的梯度或晶圆局部扰动的结果。批次、晶圆和裸片间变异常常统称为全局变异，因为任何一块裸片上的所有器件都会同时地、机会相等地以同一种方式受其影响。换言之，在该裸片上，这是一个全局性的效应。

裸片内 (器件之间) 的变异可能包括了晶圆均质性问题引起的更局部化的裸片间变异，以及裸片薄膜厚度和边缘清晰度、掺杂分布、结深度、表面粗糙度等方面的轻微非均质性对个别器件清晰度构成影响。裸片内变异一般被称为局部变异，因为给定裸片上每一个单独器件的性能所受的影响各有不同。

根据傅立叶变换，Pelgrometal推导出了_P变异的通式，两个矩形器件之间参数 P 的观察差异表示如下：

这里，W和L分别是每个矩形的长度和宽度，Dx为矩形之间的间距，Ap和Sd则是面积和间距系数。

根据 Pelgrom 模型，_P变异会随器件尺寸的减小、并随器件之间间距的加大而增加。局部变异还会受到一些未包含在 Pelgrom 模型中的其它布局相关因素所影响，比如邻近器件和拓扑的存在及其距离远近[注2及3]等。不过，一个能够考虑到了复杂布局相关性的详尽的失配模型其实不容易整合在一个典型的 CAD 系统内，所以要运用这样的一个系统模型，便需要非常精密的版图分析仪，而这就需要大量的开发工作和成本。

此外，从实际层面来看，鉴于这些器件的匹配对电路性能至为关键，故应该以最优化的方式来进行布局 (例如是并排、同向、最小间距、可比拟的邻近拓扑等)，以减少在仿真过程中要整合这些影响的需求。设计人员面临的最大问题是确保所有关键匹配器件都已被识别，并确保它们的设计和布局正确，以保证匹配是在合理范围之内，且不会因匹配精度而造成裸片尺寸不必要的增大。

MOS电流镜的统计特性：

MOS 电流镜是模拟电路最基本的组件。在图 2 所示的基本配置中，输入电流 Ii 被‘映射’，成为比例相同的输出电流 Io，并相对独立于 Vo 电压和全局工艺变异。

在饱和状态下，MOS器件的电流近似表示为：

只要 MOS 器件之间的 U0、Tox、Weff、Leff 和 Vt0 的值彼此同步变化，Io 的值就能维持相当的稳定。然而，如果局部工艺变异使到匹配器件之间出现轻微差异，Io上的总体变异便可能会大幅度扩大。图 3 显示了一个额定 Io 瞄准100μA 的简单MOS 电流镜的统计仿真结果。在这里，一个只运用了全局工艺变异的蒙特卡罗仿真使到 Io 产生了~0.05μA 的标准偏差，而这种变异主要是通过 Vt0 引起的；另外，Lint、Wint和 U0 对之也有一定的影响。当在蒙特卡罗仿真中加入失配变异时，Io 标准偏差便增加约 17 倍，达到～0.85μA。失配灵敏度 (mismatch sensitivity)主要是由MOS 器件之间的 delta Vt 差异来决定，而 U0、Leff 和 Tox 的失配也造成一些残余影响。

由失配造成的 Io 变异的幅度，将取决于匹配 MOS 器件的架构和布局。

图4所示为多个长度和宽度组合不同的NMOS 电流镜测得的相对标准偏差 (按照?/μ计算) 综览。正如 Pelgrom 模型的预测所料，相对变异的幅度与面积平方根倒数成比例。

Io 变异的相对幅度还取决于电流镜的设计工作点。图5显示了由多个不同配置和尺寸的电流镜在不同测试条件下所测得、关于 Io 中值的总观察范围 (表示为 +/- %) 的结果。在测试中，专为极低电流下工作而设计的电流镜相应展示出更好的失配灵敏度。要减低这种变异，便需要更大的器件和/或更复杂的电流镜配置，这两种情况都会造成裸片面积更大，从而增加制造成本。

一个实际的模拟电路可能包含了多个电流镜，再加上分对、带隙参考电路及其它模拟构建模块，这些器件都可能出现非线性行为，须依赖匹配器件的性能以维持稳定工作。由于在某个电路应用中，很难明显判断出哪些特定器件是最关键的，所以经由统计仿真对模拟电路进行特征化，可以大大增加产品成功的几率。

统计CAD设计分析方法

飞兆半导体公司经已开发出协助模拟电路模块的特征化及分析的统计模型和工具。这种最简单又最普通的方法是采用一系列蒙特卡罗仿真方法来检测和隔离电路中潜在的故障点，适用于直流、瞬态或任何其它仿真设置条件。我们首先只执行一个只有基线工艺 (baseline process-only) 的蒙特卡罗(Monte Carlo) 仿真，然后再进行一个加入失配的蒙特卡罗仿真。如果加入失配的蒙特卡罗产生的变异等于或大于只有工艺的蒙特卡罗所产生的结果，则有可能通过隔离和调低失配灵敏度来提高电路性能。

我们的统计 CAD 实现方案中已经构建好分区 (binning) 转换和脚本，让设计人员可以根据器件类型和/或电路模块对失配应用进行划分，以快速确定出需要进一步优化的区域，并因此能够对这些区域里的个体实例予以标注，隔离出那些对某个特定工艺和/或失配模型参数变异敏感的器件。

这样，设计人员便可以把精力集中在这些器件的优化工作上，微调电路以提高可制造性和良率。

带隙电路的分析演示

在本节里，我们将演示如何运用我们的统计 CAD 工具及方法，来对一个包含了 MOS 偏置发生器、PNP 带隙参考电路和 MOS 运放的 Bi-CMOS 带隙电路(如图7所示)进行特征化。该电路最初的设计和仿真目的是要在工艺角模型 (corner model) 上产生约1.18+/- 20 mV的稳定的参考电压，即VBG OUT。

基线工艺蒙特卡罗设定VBG OUT ∫ 为 9.5mV，实际上都源于 PNP Is 变异。

基线工艺蒙特卡罗和失配蒙特卡罗相结合产生的变异便要大得多，而且低端尾部明显不对称。

分区失配蒙特卡罗快速而准确地判断出启动和偏置模块内MOS失配灵敏度上这个尾部的：

在偏置模块中的探测结果显示出在器件P1和P2之间和N3 和 N4 之间(P1、P2等代号是指图7中标注的器件) 存在“潜伏的峭壁”形状的 _Vt 灵敏度：

除去尾部的离群值之后，剩余的失配灵敏度就可以追溯到运放中的差分对 (P5/P6) 和电流镜 (N5/N6) ，以及带隙中的PNP 对 (Q0/Q1)。

从35mV 到～10mV，在基线工艺和失配蒙特卡罗仿真相结合的情况下，把这些已确定的关键器件的尺寸增大至原尺寸的2到3倍，则可减低VBG OUT标准偏差。这时，PNP Is工艺灵敏度便成为总体VBG OUT变异的主要原因，而任何额外的失配减少措施都不能带来更大的效益。

图10 分区失配蒙特卡罗仿真结果