0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

如何节省FPGA编译时间?

DIri_ALIFPGA 来源:未知 作者:易水寒 2018-08-04 09:16 次阅读

FPGA到最后自然是规模越来越大,编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。

先把模块分好,port上能用REG隔离最好,尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模,调试时一个模块一个模块来,调通的模块都用edf网表代替,节省综合时间。

在P&R阶段,看模块的功能,可以设置各个模块的优化策略,低速小面积的就放松了布。在调试时,如果改动不大,就用增量式编译,保留上次PnR结果作为参考。

当然,对于FPGA综合和map以及P&R来讲,逻辑代码写的越"容易让工具理解",编译速度越快,当然这个怎么能更容易让工具理解是需要水平的。

这里对map这里编译的时间影响最大,P&R主要受时序约束是否紧张有影响,当然代码实现对于速度也有最直接的影响。

可以总结一下,要想提高编译速度,小编认为首先应对逻辑设计进行优化,第二是合理利用工具对工程进行约束,比如逻辑锁定,区域分割等,前提是满足时序的情况下。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1593

    文章

    21211

    浏览量

    592196
  • 编译
    +关注

    关注

    0

    文章

    608

    浏览量

    32321
  • Port
    +关注

    关注

    1

    文章

    20

    浏览量

    13129

原文标题:节省编译时间

文章出处:【微信号:ALIFPGA,微信公众号:FPGA极客空间】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    浅析可提升Vivado编译效率的增量编译方法

    增量编译:使用增量编译满足最后时刻 HDL 变动需求,仅针对已变动逻辑进行布局布线,从而可节省时间
    的头像 发表于 12-13 10:14 4586次阅读

    如何大幅缩短FPGA编译时间

    相关EDA软件的性能滞后所带来的开发效率相对降低而苦恼不已,尤其是对大容量FPGA芯片动辄10到20个小时的编译时间可谓怨气冲天。笔者在许多次面对一线的FPGA工程师时,都听到了这样类
    发表于 11-11 07:03

    谁能缩短大容量FPGA编译时间?增量式编译QIC!

    增量式编译(Incremental Compilation)是ALTERA为解决大容量FPGA设计编译时间太长的问题给出的一个新式工具!在本文中我们将阐述QIC在缩短
    发表于 12-25 11:26 4448次阅读

    Altera Quartus II软件v13.1编译时间缩短70%

    了30%,最大达到70%,进一步扩展了在软件效能方面的业界领先优势。软件还包括最新的快速重新编译特性,适用于客户对Altera Stratix® V FPGA设计进行少量源代码改动的情形。采用快速重新编译特性,客户可以重新使用以
    发表于 11-06 15:15 2691次阅读

    基于FPGA的3B4B编译码电路

    基于FPGA的3B4B编译码电路
    发表于 02-07 14:58 11次下载

    基于FPGA处理器的C编译指令

    通常基于传统处理器的C是串行执行,本文介绍Xilinx Vivado-HLS基于FPGA与传统处理器对C编译比较,差别。对传统软件工程师看来C是串行执行,本文将有助于软件工程师理解
    发表于 11-18 12:23 2381次阅读
    基于<b class='flag-5'>FPGA</b>处理器的C<b class='flag-5'>编译</b>指令

    Altera交付14.0版Quartus II软件,其编译时间业界最快

    2014年7月1号,北京Altera公司(Nasdaq: ALTR)今天发布Quartus II软件14.0版FPGA业界性能和效能首屈一指的软件。Altera的这一最新版软件编译时间比竞争设计工
    的头像 发表于 02-11 13:37 4550次阅读

    Maxim外设模块极限节省您的设计时间和成本!

    Maxim外设模块借助多种便利的模拟和混合信号功能节省设计时间和成本。这些模块可以很容易地插入配置为Pmod™的任意FPGA/CPU扩展端口。 此外还提供模块软件支持,包括用于三个主流FPG
    的头像 发表于 06-22 11:00 3534次阅读

    FPGA自动符号生成节省PCB设计创建时间

    FPGA的I / O优化提供了一个自动化的FPGA符号生成过程集成的原理图和PCB设计,节省天的PCB设计创建时间的整体质量和准确性,同时增加你的原理图符号。
    的头像 发表于 10-16 07:06 2299次阅读

    过压保护电路节省了一天的时间

    过压保护电路节省了一天的时间
    发表于 04-22 11:00 14次下载
    过压保护电路<b class='flag-5'>节省</b>了一天的<b class='flag-5'>时间</b>

    有什么方法可以减少Quartus II的编译时间吗?

    对于减少Quartus II的编译时间的方法,可从三个角度进行考虑。
    的头像 发表于 05-18 10:27 4061次阅读
    有什么方法可以减少Quartus II的<b class='flag-5'>编译</b><b class='flag-5'>时间</b>吗?

    节省编译时间系列-使用增量实现

    增量实现自从首次获得支持以来,不断升级演变,在此过程中已添加了多项针对性能和编译时间的增强功能。
    的头像 发表于 09-01 09:36 367次阅读
    <b class='flag-5'>节省</b><b class='flag-5'>编译</b><b class='flag-5'>时间</b>系列-使用增量实现

    利用Tcl脚本节省编译时间

    这篇博文介绍了多种自动生成报告的有效途径,以便您在尝试对设计中特定阶段所耗用的编译时间进行调试时使用,例如,自动报告加载设计约束的时间、每条命令的持续时间,甚至是跨多个设计的运行
    的头像 发表于 09-15 10:44 361次阅读
    利用Tcl脚本<b class='flag-5'>节省</b><b class='flag-5'>编译</b><b class='flag-5'>时间</b>

    节省编译时间的解决方法

    影响编译时间的因素有很多,包括工具流程、工具设置选项、RTL 设计、约束编辑、目标器件以及设计实现期间各工具所面临的任何关键问题。除此之外,所使用的机器及其负载也是关键因素。在这篇博客中,我们只探讨
    的头像 发表于 09-27 09:52 338次阅读
    <b class='flag-5'>节省</b><b class='flag-5'>编译</b><b class='flag-5'>时间</b>的解决方法

    Vivado那些事儿:节省编译时间系列文章

    虽然想必您知道,在综合或实现阶段,增量运行可以从参考文件中读取和复制信息,但仅在某些阶段中能节省时间,如果网表发生大量更改,其中引用的内容就会减少,编译时间也会受到相应影响。
    的头像 发表于 10-09 16:48 850次阅读
    Vivado那些事儿:<b class='flag-5'>节省</b><b class='flag-5'>编译</b><b class='flag-5'>时间</b>系列文章