0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Wishbone总线周期之复位操作

SwM2_ChinaAET 来源:未知 作者:李倩 2018-07-11 09:07 次阅读

一个总线周期由多个不可分的时钟周期构成,完成单次读/写操作、块读/写操作或者读改写操作。总线周期也分为单次读/写周期、块读/写周期和读改写周期。一次块读/写总线周期完成多次数据读/写操作。一般情况下,一次操作由主设备和从设备控制信号间的一次握手,以及同时进行的地址和数据总线的一次传输构成。块操作表示整个操作需要完成多次数据传送。在总线周期中主设备和从设备预先设定好的共同遵守控制信号握手规则,以及地址和数据总线的传输规则称作总线协议。

在下文(包括以后的博文中)所给图例中给出的信号均为主设备的输入输出信号。因此,对操作的描述也从主设备信号的角度展开,以便于读者对照正文理解图例。比如"在时钟上升沿1到达之前,从设备检测到主设备发起的操作,将适当的数据放到主设备的输入信号DAT_I()和TGD_I(),将主设备的ACK_I置高作为对主设备STB_O的响应。"的等价描述为:"在时钟上升沿1到达之前,从设备检测到主设备发起的操作,将适当的数据放到其输出信号DAT_O()和TGD_O(),将输出信号ACK_O置高作为对主设备STB_O的响应。"

复位操作

复位是数字系统最基本的操作。复位后,系统进入预定的状态。在遵守Wishbone总线规范的系统中,当RST_I信号有效,系统开始复位。由于Wishbone规范规定的复位是同步复位,因此在复位信号有效后接下来的时钟上升沿,所有信号和寄存器进入预定状态。因此,Wishbone规范要求RST_I信号有效时间至少要一个时钟周期。在数字系统中,实际上更多的采用的是异步复位,而且复位信号的长度一般大于系统电平稳定时间和系统时钟频率稳定时间。如果在Wishbone接口中使用的是异步复位,设计者需要在文档中说明,因为Wishbone接口默认的是同步复位。

图6 Wishbone总线的复位操作

在图6中,我们只给出了STB_O和CYC_O这两个信号,而没有给出其它信号。当这两个信号无效时,所有其他信号没有意义。

规则3.00:所有的Wishbone接口必须在RST_I置位(变为1)后的第一个时钟上升沿进入初始化状态,直到RST_I被复位(变为0)后的第一个时钟上升沿到来。

规则3.05:RST_I必须被置位至少一个完整的时钟周期,才能有效地完成复位。

允许3.00:当然,RST_I也可以被置位多个时钟周期,但是数量必须是有限的。

规则3.10:所有的Wishbone接口必须能够在任意时间响应RST_I信号(优先级足够高)。

规则3.15:所有的Wishbone自启动状态机核计数器必须在RST_I置位(变为1)后的第一个时钟上升沿进入初始化状态,直到RST_I被复位(变为0)后的第一个时钟上升沿到来。

规则3.20:以下主机信号必须在RST_I置位(变为1)后的第一个时钟上升沿复位(变为0),直到RST_I被复位(变为0)后的第一个时钟上升沿到来:STB_O,CYC_O。所有的其他主机此时不能操作这些信号,以响应复位周期。RST_I被复位(变为0)后的第一个时钟上升沿到来后,主机接口的STB_O和CYC_O信号可以被立即置位(变为1)。

注意3.10:在标准模式下(除了流水线之外的模式),当STB_I被复位(变为0)时,从机接口应自动将ACK_O,ERR_O和RTY_O置位。

推荐3.00:设计SYSCON模块时,应保证上电复位时将RST_O信号置位。并且RST_O信号应该保持置位状态,直到电压和时钟频率进入稳定状态。最好使用同步复位的方式,以保证设计的兼容性。

注意3.15:在使用门控时钟的情况下,如果时钟被禁止了。此时,Wishbone总线将不能响应RST_I信号。

建议3.00:如果一些IP核或者SoC模块需要异步复位,应当将复位信号定义为非Wishbone标准信号。这样可以保证Wishbone接口使用纯同步时序,以避免造成疑惑。

注意3.20:所有的Wishbone接口信号都应能响应复位信号,除了IP核接口。

传输周期初始化

主机接口通过置位CYC_O信号进行初始化传输周期,当CYC_O信号被复位,其他所有的主机信号都被视为无效。从机也只在其CYC_I信号被置位的情况下,才会响应其他主机信号。应当注意,SYSCON信号不受影响。

规则3.25:在单独写周期、块读写周期和读改写周期(RMW)持续期间。主机接口必须将CYC_O信号置位。CYC_O信号置位时间必须不晚于STB_O置位后的第一个时钟上升沿,CYC_O信号置位时间必须不早于STB_O复位后的第一个时钟上升沿。

允许3.05:主机接口可以在任意时间置位CYC_O。

推荐3.05:仲裁逻辑经常使用CYC_I信号进行主机选择。保持CYC_O一直长时间处于置位状态可能会导致仲裁错误。因此在多主机情况下,应当避免使用【允许3.05】。

规则3.30:当CYC_I被复位时,从机接口可以不响应任何其他主机信号。但是其必须响应SYSCON信号。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 信号
    +关注

    关注

    11

    文章

    2628

    浏览量

    75304
  • 总线
    +关注

    关注

    10

    文章

    2680

    浏览量

    87049
  • Wishbone
    +关注

    关注

    0

    文章

    16

    浏览量

    10387

原文标题:【博文连载】Wishbone总线周期之复位操作

文章出处:【微信号:ChinaAET,微信公众号:电子技术应用ChinaAET】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    wishbone总线

    想请教各位前辈,wishbone在工作中很常用吗?我最近在学关于这个的代码,感觉很难懂,而时间又感觉不大够用,需要重点攻击, 所以想知道是否值得投入大量的时间去研究它。望各位前辈不吝赐教
    发表于 03-02 23:37

    基于WISHBONE总线的FLASH闪存接口设计

    的灵活性。FLASH读接口设计该接口可实现单周期读与块读功能,时序部分与WISHBONE兼容。由于采用的FLASH最大读周期时间至少为90ns,故只有在总线时钟工作在10MHz以下频率
    发表于 12-05 10:35

    基于Wishbone片上总线的IP核的互联

    以 FPGA 技术为基础,以Verilog HDL 为载体,设计了遵守Wishbone 片上总线规范的IP 核接口,实现了片上系统的IP 核互联。
    发表于 01-13 15:09 13次下载

    基于Wishbone总线的UART IP核设计

    本文介绍的基于Wishbone总线的UART IP核的设计方法,通过验证表明了各项功能达到预期要求,为IP核接口的标准化设计提供了依据。此外,该IP核代码全部采用模块化的Verilog-HDL语言编写,
    发表于 06-10 11:47 3480次阅读
    基于<b class='flag-5'>Wishbone</b><b class='flag-5'>总线</b>的UART IP核设计

    基于WISHBONE总线的FLASH闪存接口设计

    本文简要介绍了AMD 公司Am29LV160D 芯片的特点,并对WISHBONE总线作了简单的介绍,详细说明了FLASH memory 与WISHBONE 总线的硬件接口设计及部分Ve
    发表于 06-23 16:32 18次下载
    基于<b class='flag-5'>WISHBONE</b><b class='flag-5'>总线</b>的FLASH闪存接口设计

    基于WISHBONE总线的通用接口控制器

    通用IO接口是Soc系统中非常重要的一种外围端口.本文完成了一种基于WISHBONE总线的GPIO_W B拉制器的逻拜设计和物理实现.文中较其体地介绍了GPIO_W B核的体系结构以及WISHBONE接Q和DMA传偷方式
    发表于 09-21 16:57 32次下载
    基于<b class='flag-5'>WISHBONE</b><b class='flag-5'>总线</b>的通用接口控制器

    Wishbone总线实现UART IP核设计

    该设计采用了自顶向下的模块化划分和有限状态机相结合的方法,由于其应用了标准的Wishbone总线接口,从而使微机系统与串行设备之间的通信更加灵活方便。验证结果表明,这种新的架构
    发表于 10-19 15:01 27次下载
    <b class='flag-5'>Wishbone</b><b class='flag-5'>总线</b>实现UART IP核设计

    基于FPGA的SDX总线Wishbone总线接口设计

    介绍了基于硬件描述语言Verilog HDL设计的SDX总线Wishbone总线接口转化的设计与实现,并通过Modelsim进行功能仿真,在QuartusⅡ软件平台上综合,最终在Altera公司的CycloneⅢ系列FPGA上
    发表于 01-11 10:21 25次下载
    基于FPGA的SDX<b class='flag-5'>总线</b>与<b class='flag-5'>Wishbone</b><b class='flag-5'>总线</b>接口设计

    基于AMBA与WISHBONE的SoC总线桥KBar控制器的设计

    基于AMBA与WISHBONE的SoC总线桥KBar控制器的设计_陈俊锐
    发表于 03-19 11:31 0次下载

    PIC24H系列参考手册之复位

    本文主要介绍了PIC24H系列参考手册之复位模块。
    发表于 06-22 04:20 7次下载
    PIC24H系列参考手册<b class='flag-5'>之复位</b>

    dsPIC30F系列参考手册之复位

    本文主要介绍了dsPIC30F系列参考手册之复位模块。
    发表于 06-24 03:20 8次下载
    dsPIC30F系列参考手册<b class='flag-5'>之复位</b>

    PIC24F系列参考手册之复位模块

    本文主要介绍了PIC24F系列参考手册之复位模块。
    发表于 06-06 17:28 2次下载

    Wishbone一般总线规范的共同特点

    支持用户定义的标签。这些标签可以用于为地址、数据总线提供额外的信息如奇偶校验,为总线周期提供额外的信息如中断向量、缓存控制操作的类型等。Wishbo
    的头像 发表于 07-06 08:07 2720次阅读
    <b class='flag-5'>Wishbone</b>一般<b class='flag-5'>总线</b>规范的共同特点

    Wishbone总线的异步周期结束路径

    在图25的上升沿1,主设备发起操作,在上升沿2,从设备将ACK_O置高,在上升沿3,从设备知道主设备将发起新的操作,于是将ACK_O继续置高。因此, 3个时钟周期就完成了2次操作,而不
    的头像 发表于 07-24 09:08 2855次阅读
    <b class='flag-5'>Wishbone</b><b class='flag-5'>总线</b>的异步<b class='flag-5'>周期</b>结束路径

    Wishbone总线的主要特征概括

    在以上介绍的三种总线中,CoreConnect虽免费不过需要IBM 公司许可,ARM 没有明确的正式说法,可能也会免费,而Wishbone 是绝对免费的。三种总线都是同步的总线,使用时
    的头像 发表于 08-11 09:14 4403次阅读
    <b class='flag-5'>Wishbone</b><b class='flag-5'>总线</b>的主要特征概括