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人工智能倒逼芯片底层的真正变革,变革从底层架构开始

电子发烧友网 2018-05-31 09:28 次阅读

导读:2000年初的山寨市场催生了我国集成电路的创新与发展,而如今山寨红利耗尽,廉价替代的时代已经过去,集成电路从业者需要面向的客户也变为华为、小米等世界顶级水平客户,性能及性价比成为取胜的要素。未来,中国半导体必然由创新带动,引领市场。

上世纪六七十年代,半导体成就了美国硅谷,然而现在提及硅谷,第一时间想到的并不是硅,不是半导体,硅谷的代言也逐渐从半导体企业,变为谷歌、苹果等科技企业。

与此同时,硅谷半导体产业的增长逐步放缓。尽管美国等处于半导体产业“老大”地位的领导国家,产业增长速度在逐渐放缓,但鉴于它们掌握着绝对的技术优势,因此未来还要依靠它们的技术创新,引领产业发展;占据“老二”地位的国家,将紧紧跟随“老大”的脚步,扩充自己的市场。

对于大力推动集成电路产业发展的我国来讲,恰处于市场、人才、政府、金融四大因素相融合的特殊时代。专家认为,我国半导体产业从业者以及创业者若能抓住这次机会,成功的机率就很大。

AI的推动下,巨头们在变革,同时也催生了一批新生代IC企业,比如本土IC企业深鉴科技、寒武纪、地平线、比特大陆等。

人工智能倒逼芯片底层的真正变革

研究人类的科技发展史,发现科技的进步速度呈现指数型加速态势。尤其在1950年以后进入芯片时代,摩尔定律推动下的每18个月“芯片晶体管同比例缩小一半”带来的性能提升以倍数计。

每一次加速的过程推动,都引发了产业的深层次变革,带动从底层到系统的阶跃。我们本篇报告将着重从底层芯片角度出发,探讨人工智能芯片带来的深层次变革。

然而时至今日,人类精密制造领域(半导体制造是目前为止人类制造领域的最巅峰)遇到硅基极限的挑战,摩尔定律的放缓似乎预示着底层架构上的芯片性能的再提升已经出现瓶颈,而数据量的增长却呈现指数型的爆发,两者之间的不匹配势必会带来技术和产业上的变革升级。

变革从底层架构开始

计算芯片的架构50多年来都没有发生过本质上的变化,请注意计算架构的决定是资源的组织形式。而传统的冯诺伊曼是采取控制流架构,采用的是线性的记忆体和布尔函数作为基线计算操作。

处理器的架构基于流水线串行处理的机制建立,存储器和处理器分离,流水线的计算过程可以分解为取指令,执行,取数据,数据存储,依次循环。

深度学习以神经元为架构。从单一的神经元,再到简单的神经网络,到一个用于语音识别的深层神经网络。层次间的复杂度呈几何倍数的递增。数据量的激增要求的就是芯片计算能力的提升。

计算的体系处于碎片化引发架构变革。数据的扩张远大于处理器性能的扩张,依靠处理器性能在摩尔定律推动下的提升的单极世界已经崩溃,处理器性能提升的速度并不足以满足AI所需的应用程序的需求。大量数据消耗的数字运算能力比几年前所有数据中心加起来还要多。

人工智能芯片——新架构的异军突起

观察人工智能系统的搭建,以目前的架构而言,主要是以各种加速器来实现深度学习算法。本章讨论各种加速器的形式和实现,并探讨加速器变革下引发的行业深层次转变,并从2个维度给出详细的测算人工智能芯片的潜在空间

首先我们必须描述人工智能对芯片的诉求,深度学习的目标是模仿人类神经网络感知外部世界的方法。深度学习算法的实现是人工智能芯片需要完成的任务。在算法没有发生质变的前提下,追根溯源,所有的加速器芯片都是为了实现算法而设计。

我们整理了人工智能芯片相关的类型和产业链公司,传统的芯片厂商/生态的建立者/新进入者。

传统的芯片制造厂商:Intel,Nvidia和AMD。他们的优势在于在已有架构上对人工智能的延伸,对于硬件的理解会优于竞争对手,但也会困顿于架构的囹圄;新进入者,某些全新的架构比如神经网络芯片的寒武纪,因为是全新的市场开拓,具有后发先至的可能。新进入者的机会,因为是个全新的架构机会,将有机会诞生独角兽。

原文标题:为什么说人工智能芯片带来了深层次变革?

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CAT25128 128-kb SPI串行CMOS EEPROM存储器

CAT25256 256-kb SPI串行CMOS EEPROM存储器

信息 CAT25256是一个256 kb串行CMOS EEPROM器件,内部组织为32kx8位。它具有64字节页写缓冲区,并支持串行外设接口(SPI)协议。该器件通过片选()输入启用。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。输入可用于暂停与CAT25256设备的任何串行通信。该器件具有软件和硬件写保护功能,包括部分和全部阵列保护。片上ECC(纠错码)使该器件适用于高可靠性应用。适用于新产品(Rev. E) ) 20 MHz(5 V)SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0)和(1,1) ) 64字节页面写缓冲区 具有永久写保护的附加标识页(新产品) 自定时写周期 硬件和软件保护 100年数据保留 1,000,000编程/擦除周期 低功耗CMOS技术 块写保护< / li> - 保护1 / 4,1 / 2或整个EEPROM阵列 工业和扩展温度范围 8引脚PDIP,SOIC,TSSOP和8焊盘UDFN和TDFN封装 此器件无铅,无卤素/ BFR,符合RoHS标准...
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CAT25256 256-kb SPI串行CMOS EEPROM存储器

CAT25040 4-kb SPI串行CMOS EEPROM存储器

信息 CAT25040是一个4-kb SPI串行CMOS EEPROM器件,内部组织为512x8位。安森美半导体先进的CMOS技术大大降低了器件的功耗要求。它具有16字节页写缓冲区,并支持串行外设接口(SPI)协议。该器件通过片选()启用。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 输入可用于暂停与CAT25040设备的任何串行通信。该器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 20 MHz(5 V)SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0和1,1) 16字节页面写入缓冲区 自定时写入周期 硬件和软件保护 块写保护 - 保护1 / 4,1 / 2或整个EEPROM阵列 低功耗CMOS技术 1,000,000编程/擦除周期 100年数据保留 工业和扩展温度范围 PDIP,SOIC,TSSOP 8引脚和TDFN,UDFN 8焊盘封装 这些器件无铅,无卤素/ BFR,符合RoHS标准...
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CAT25040 4-kb SPI串行CMOS EEPROM存储器

CAT25160 16-kb SPI串行CMOS EEPROM存储器

信息 CAT25080 / 25160是8-kb / 16-kb串行CMOS EEPROM器件,内部组织为1024x8 / 2048x8位。它们具有32字节页写缓冲区,并支持串行外设接口(SPI)协议。该器件通过片选()输入启用。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 输入可用于暂停与CAT25080 / 25160设备的任何串行通信。这些器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 10 MHz SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0和1,1) 32字节页写缓冲区 自定时写周期 硬件和软件保护 块写保护 - 保护1 / 4,1 / 2或全部EEPROM阵列 低功耗CMOS技术 1,000,000个编程/擦除周期 100年数据保留 工业和扩展温度范围 符合RoHS标准的8引脚PDIP,SOIC,TSSOP和8焊盘TDFN,UDFN封装...
发表于 04-18 19:13 50次 阅读
CAT25160 16-kb SPI串行CMOS EEPROM存储器

MC10EP32 3.3 V / 5.0 V ECL÷·2分频器

信息 MC10 / 100EP32是一个集成的2分频器,具有差分CLK输入。 V 引脚是内部产生的电源,仅适用于该器件。对于单端输入条件,未使用的差分输入连接到V 作为开关参考电压。 V 也可以重新连接AC耦合输入。使用时,通过0.01μF电容去耦V 和V ,并限制电流源或吸收至0.5mA。不使用时,V 应保持开路。复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP32。 100系列包含温度补偿。 350ps典型传播延迟 最大频率> 4 GHz典型 PECL模式工作范围:V = 3.0 V至5.5 V V = 0 V NECL模式工作范围:V = 0 V ,其中V = -3.0 V至-5.5 V 打开输入默认状态< / li> 输入安全钳位 Q输出打开或V 无铅封装可用时默认为低电平 < / DIV>...
发表于 04-18 19:13 42次 阅读
MC10EP32 3.3 V / 5.0 V ECL÷·2分频器