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季丰电子IC运营工程技术问答

StNU_TCL_ITZS 来源:上海季丰电子 作者:上海季丰电子 2021-08-16 16:58 次阅读

Q1

HTOL选pattern如何选?是选一组pattern还是多组pattern组合测试?是从coverage角度考虑还是工作频率角度考虑?如果选一组pattern,比如从coverage角度考虑选了scan,就会遗漏mem和IO。选mbist pattern还需确认待测芯片是否repair修复过,避免efuse问题?

A

选多组pattern组合,从coverage角度考虑。

Q2

PCT实验腔体里的样品会不会相互影响?比如镍铁结构的先进封装和普通传统封装,是磁性导致相互影响的吗?

A

会相互影响,考虑到没那么多设备安排,同一类型,同一封装,封装材料一样,可以放在同一个箱体内实验。但是,如果放多种芯片,可能加重腐蚀,污染。

Q3

怎么优化SMA与PCB接触点阻抗?

A

一般只要SMA的质量可靠,可认为在其可保障的频率范围内,阻抗为50欧姆,在PCB一侧的阻抗优化中,需要以SMA头的地为参考,对信号Pin做阻抗优化,在迭代以后,保障阻抗为50欧姆即可。

Q4

有块电路板失效了,目前通过确认分析出来是BGA接触不良(如果压紧BGA,就能正常工作,所以推测可能是下面的球虚接触),有没有什么设备、检测方法能看到球的状态?3D-XRAY能看清楚吗?这个BGA芯片是焊接在PCB上的,PCB的尺寸大概是125X110X15mm左右,3D-XRAY能吗?

A

xray能够检查气泡,气泡也是影响焊接质量的问题,一般可以接受30%。这些都是xray可以判断的。

xray能够监控焊接质量。3D xray可以更加看清三维成像。但是虚焊是最难查的,不完全是直观影像可以看出的。xray可以观察到薄弱焊接。对于定位,和大致判断有个坚实参考。

SMT后器件焊接不良,建议先做个SAT看看die表面和stitch的位置上有没有delamination。如果是flip chip的die,就要关注bump接合点有没有分层。如果有多余的样品,可以尝试做切面分析看看。

Q5

JEDEC标准对于SOP产品背面分层有具体要求吗?

A

比如jedec47、22里的100e/101d/102/104/a106、js001—2017等。

Q6

carrier是做啥用的?

A

carrier是做料篮用的。

Q7

谁手里有典型的弹坑失效的图片,帮忙发一个?

A

失效位置见下图红圈标出的部分。

6c77dc5a-fa84-11eb-9bcf-12bb97331649.png

6ca99646-fa84-11eb-9bcf-12bb97331649.png

Q8

弹坑分析,是不是去掉top metal 即可?还需要去掉 top metal-1吗?

A

去掉 pad上的Al层。

Q9

弹坑失效一般什么原因呢?

A

原因如下:wafer后端工艺问题,芯片结构问题(pad 结构),cp测试(针压,针卡),打线参数不优等。

Q10

图一是AEC Q100的,图二是JESD47的内容。想问一下HTOL的温度必须加125度么,还是按AEC的table 分几个grade 按需求加温度呢?那如果不是车规的产品,可以不加 125度么?

6d18f18a-fa84-11eb-9bcf-12bb97331649.png

6d520524-fa84-11eb-9bcf-12bb97331649.png

A

车规是按照等级来确定温度的,详细的温度等级见下表。根据Q100-H,HTOL 是不同grade ,加不同的Ta。再参考JESD22-A108,里面还提到可以根据DUT的实际耐温情况,改变Ta。

6d812638-fa84-11eb-9bcf-12bb97331649.png

6ddb6166-fa84-11eb-9bcf-12bb97331649.png

Q11

芯片使用OTP,需要专门对OTP进行测试吗?CP1-bake-CP2-erase 。一般有flow吗?efuse测试不用这么复杂吧?

A

需要,防止写出错。其实otp特别危险,这个地方出错的概率很高,因为这个写入的动作是由ATE程序完成的,otp的内容一般却是来自系统或者设计团队,任何信息的错位都会导致最终写错。

Efuse 是OTP,EPROM/EEPROM/flash 是NVM, 个人的理解它们是完全不一样的。EFUSE 不需要考虑EDR, NVM 需要考虑EDR. 标准里面也写了efuse 不适用EDR的。

一般NVM的供应商应该会给测试或者可靠性验证的建议。我们之前的做法是在工程片做一些可靠性验证,比如高温、擦除。实验通过才进入小批量试产。

一般NVM测试flow 都是需要3道CP: Erase--》CP1--》BAKE--》CP2--》Erase--》CP3,其中CP1:Read array FF--Program 正棋盘格--读正棋盘格验证---program 反棋盘格---读array 00验证;CP2:read array 00 检查bake 后的数据;CP3:一般测试其他IP之后烧入客户应用code 进行读出验证。

Q12

湿敏可靠性等级都是做哪些项目?

A

可以参考J-STD-020标准。

Q13

塑封材料之间摩擦是否会产生静电,是否存在潜在隐患 ?

A

应该先考虑摩擦从哪里来的,有没有静电消散措施。

编辑:jq

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原文标题:季丰电子IC运营工程技术知乎 – 21W31

文章出处:【微信号:TCL-ITZS,微信公众号:TCL集团IT助手】欢迎添加关注!文章转载请注明出处。

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