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深度解析模拟技术中 ESD 稳健设计的挑战

电子设计 2021-06-11 11:31 次阅读

随着便携式电子产品、“智能设备”和汽车电子产品的普及,IC 中嵌入模拟功能的需求也在不断增加。这推动了对特定模拟技术的需求,这些技术在整个半导体市场中所占的比例越来越大。

通过一些简化,模拟技术可以分为三个主要类别:

高功率 BiCMOS:主要目标是功率器件的 RDSON 和击穿电压。通常具有非常广泛的组件类型(双极、CMOS、LDMOS 和 DEMOS 器件),涵盖从低压(LV,几伏)到极高电压(HV,数百伏)的应用。

高速 BiCMOS:主要目标是双极器件的速度,以支持高达数百 GHz 的高速应用。

模拟-CMOS:主要特点是高密度 CMOS 逻辑,以及低寄生、低噪声和高质量的无源器件。它们往往是 CMOS 技术的“衍生物”。

静电放电 (ESD) 是一种从身体到物体的静电荷转移,它会在短时间内(数百纳秒)产生高电流(几安培)。ESD 事件可能由 IC 在制造过程中的人工处理/测试引起,并可能导致灾难性的损坏。为了保证 ESD 对处理/测试的稳健性,每个 IC 都经过标准 ESD 测试,通常是人体模型 (HBM) 和带电设备模型 (CDM)。

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为了达到所需的 ESD 稳健性水平,在每个焊盘上添加了专用的片上电路(通常称为“ESD 保护”或“ESD 钳位”),以将 ESD 能量吸收到受保护电路的安全水平。在典型的 ESD 保护实施中,每个焊盘到焊盘的组合都必须具有通过 ESD 保护的有效 ESD 放电路径(图 1)。模拟技术对 ESD 稳健设计提出了许多挑战。

ESD 技术挑战

CMOS 和模拟技术之间的一个根本区别在于后者通常是模块化构建的。这允许 IC 设计人员仅选择一部分可用的工艺掩模,以精确定制设计需求(并非给定工艺中可用的所有组件都可用于设计)。

从 ESD 设计的角度来看,这意味着 ESD 设计人员必须支持具有不同掩模组的相同 ESD 应用。这可能非常具有挑战性,因为 ESD 保护的实际行为在很大程度上取决于掩模组。换句话说,可能需要构建多个版本的相同 ESD 保护,具体取决于可用的掩模组。

模拟技术的另一个具有挑战性的方面在于利用模型。虽然最先进的 CMOS 技术只有几年的寿命,但模拟技术可能使用 10-15 年,甚至 20 年。在此生命周期内产生的应用程序组合对 ESD 设计来说是一个相当大的挑战。

ESD 设计挑战

漏极扩展 MOS

漏极扩展 MOS (DEMOS) 是一种器件,其中将同类型的低掺杂区添加到高掺杂漏极区或漏极扩展区(图 2)。这会影响额定电压(即击穿增加)和漏栅压降(与栅氧化层可靠性相关)。另一方面,这种类型的设计会降低驱动电流特性,因为通道通常没有针对该结进行优化。更复杂的版本,横向扩散 MOS (LDMOS),具有更好的电流驱动特性。

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从 ESD 的角度来看,DEMOS 晶体管具有非常低的 ESD 鲁棒性,即在 ESD 条件下能够承受高电流密度的能力。DEMOS 的 ESD 弱点是高效 ESD 设计的主要挑战,因为它需要特殊的 ESD 保护电路,在 ESD 事件(这对面积有影响)期间不会使用 DEMOS 晶体管。在过去的 15 年中,多项研究已经解决了这个特定问题,这也归功于在最先进的 CMOS 技术中使用这些组件。

最近的一项工作 [1] 表明,在高掺杂/低掺杂漏区(图 3 中的“SBLK”区)上阻止硅化工艺可以显着提高 DEMOS 晶体管的 ESD 稳健性。

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这种结构基本上增加了漏极侧的电阻。虽然它的具体影响相当复杂,但它可以被视为一种防止非均匀电流传导通过器件整个宽度上的 ESD 电流分布的方法。

3 维 TCAD 电热模拟清楚地描绘了沿器件整个宽度的均匀 ESD 电流分布,并阻止了漏区的硅化(图 4)。这将允许一些 ESD 能量被具有这种结构的 DEMOS 耗散,从而减少对 ESD 保护设计的限制。

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高压有源 FET

“有源 FET”是非常流行的 ESD 保护器件,通常用于低电压应用。该名称指的是 ESD 电流在主动操作模式下通过 MOS 器件分流的事实。此模式仅在 ESD 条件下通过 ESD 事件检测器启用。该电路被定时以在 ESD 事件的整个持续时间(1-2 微秒)内保持导通状态。

在 CMOS 技术中,氧化物和漏极结共享相同的额定电压,通态是通过将漏极与栅极瞬态耦合来实现的。此概念的基本实现如图 5 所示。

对于 HV 器件(如前面提到的 DEMOS 和 LDMOS),漏极额定值可能远高于栅极额定值(例如,漏极额定值为 20V,而栅极仅为 3.3V)。因此,如图所示的电路将无法工作,因为漏极和栅极基本上具有相同的电压,从而导致栅极可靠性问题(图 5)。

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需要一种将焊盘电压分压以实现适当栅极电压的方法。这可以通过源跟踪级实现(图 6)。该方案允许典型的高压器件在正常的漏极和栅极工作额定值内工作。此外,它还提供了优于电路的两个显着优势(图 5):

电容小得多,因为它驱动一个小得多的晶体管。

开启/关闭时间常数是分开的,可以单独优化。

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高压可控硅整流器 (SCR)

可控硅整流器 (SCR) 是 pnpn 结构。由于垂直pnp晶体管和嵌入在这种pnpn结构中的横向npn晶体管的相互耦合,就ESD功耗而言,SCR是最有效的器件。一旦两个双极中的一个打开,它就会打开另一个,依此类推。

参考图 2,通过在漏阱扩展中添加高掺杂 P 型扩散,将 SCR 集成到任何 DeMOS(或 LDMOS)中非常简单。从图 6 中可以看出,形成了具有相互耦合的 npn 和 pnp 的 pnpn 结构。此外,栅极的存在可用于进一步调整 HV-SCR ESD 特性。

SCR 类型的基本问题是它们能够保持功率缩放特性 [2],因为所施加的 ESD 应力的脉冲宽度增加。更具体地说,基于 SCR 在 100ns ESD 脉冲下消耗的最大功率,人们可以预期 [2] 在 200ns 和 500ns ESD 脉冲下消耗一定的功率。

然而,在 200ns 和 500ns ESD 脉冲下实际消耗的最大功率远低于预期(图 8)。这是一个重大问题,尤其是在源自系统级事件的 ESD 脉冲的情况下,应力持续时间可能大大超过标准 HBM 事件的持续时间。

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高压双极

正如 HV SCR 所强调的那样,高压双极器件无法避免较差的缩放功率缩放特性。这在图 9 中可以看到,其中实际最大功耗从 100ns 开始不遵循功率缩放定律。

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除了与设计为 ESD 保护电路的 HV 双极器件相关的功率缩放问题外,还有另一个与 HV 双极相关的问题需要考虑:由连接到相邻焊盘的​​ N 扩散形成的寄生双极。

参考图 10,焊盘(PAD1 和 PAD2)通常具有以公共接地 (GND) 为参考的 ESD 保护。在从 PAD1 到 PAD2 的 ESD 事件的情况下,ESD 电流(图 10 中的红色实线)将从 ESD 保护 1 流过公共 GND 和 ESD 保护 2,到达 PAD2。由于 N 扩散与 PAD1 和 PAD2 相关,现在形成了一个寄生 npn 双极(公共 p 衬底充当双极的基极),它可以在 ESD 事件期间传导电流并最终失效。

这种配置的主要问题是由于 ESD 电流在 ESD 保护 2 中流动,寄生双极(公共接地)的基极具有升高的电位。这使得寄生双极非常容易被触发,因此,容易失败。

与 CMOS 技术不同,在模拟技术中,具有多个 N 型扩散以支持许多不同的额定电压和隔离技术是很常见的。因此,任何 N 型扩散的排列都会在类似于图 10 所示的情况下产生寄生效应。考虑到发射极、集电极、基极类型和几何效应的数量,很有可能在一个电路中产生数百个寄生双极给定的技术。这对于 ESD 设计来说颇具挑战性,因为 ESD 保护网络必须能够充分保护上述寄生效应。

ESD 资格挑战

“片上”系统级要求

为保证 IC 制造过程中对 ESD 事件的稳健性,进行了 HBM 和 CDM 测试。在过去的几年中,需要在 IC 级别进行系统级 ESD 保护的新趋势正在出现。通常系统级 ESD 保护是在系统级解决的,方法是在电路板上(靠近 ESD 应力源)放置专用瞬态电压抑制器 (TVS) 电路。这一趋势背后的基本原理是,如果单个 IC 具有 ESD 系统级稳健性,则可以消除 TVS(从而降低成本和系统设计复杂性)。

在不深入探讨为什么这个理由存在缺陷的情况下,这些要求对 IC 级 ESD 设计的影响是巨大的,不仅在 ESD 面积方面,而且在设计复杂性和所需的学习周期方面。

自定义 ESD 级别要求

IC 级 ESD 稳健性的典型 ESD 级要求是 2000V HBM 和 500V CDM。尽管已明确证明 1000V HBM 和 250V CDM 在当今的制造环境中提供了非常可靠的 ESD 设计,但某些客户可能需要在所选引脚上具有 >8KV HBM 性能以处理未指定的系统级事件。这些要求的影响同样在面积和开发时间方面非常重要。

可持续发展战略

模拟技术组件产品组合的广度以及随后需要保护的大量应用,并不适合满足所有要求的“单一 ESD 策略”。因此,模拟技术领域的 ESD 工程师正在研究所有 ESD 保护策略,仔细权衡利弊以找到最合适的解决方案。

有源 FET:它们非常有效,在低压应用中很受欢迎。然而,对于高电压应用,低 FET 的驱动电流和大面积的结合使它们不太吸引人。

基于击穿的设备:它们依赖于寄生双极 npn 或 pnp。由于出色的面积/ESD 性能权衡,基于 Npn 的技术非常受欢迎。主要缺点是难以通过过程变化来控制性能。

SCRs:这些解决方案在面积/ESD 性能方面是最有效的,而且它们很容易设计。然而,从 DRC-LVS 的角度来看,固有的闩锁风险和难以实现,在某种程度上限制了它们的使用。

自我保护:这种解决方案在大输出驱动器的情况下非常有效,它也可以设计为承受 ESD 事件。缺点是需要在 IP 和 ESD 之间进行协同设计。

近年来,模拟技术的相关性迅速增加,在这项工作中,我们回顾了与技术、设计和资格要求相关的 ESD 挑战。

参考文献

[1] A. Salman 等人,国际可靠性物理研讨会论文集,2012

[2] DC Wunsch 和 RR Bell,IEEE Trans。核。Sci., 1968

[3] IEC61000-4-2:电磁兼容性 (EMC) – 第 4-2 部分

编辑:hfy

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TS5V330C是一个4位1:2多路复用器/多路分解器视频开关,具有单个开关使能( EN )输入。选择(IN)输入控制多路复用器/多路分解器的数据路径。当EN为低电平时,开关启用,D端口连接到S端口。当 EN 为高电平时,开关被禁用,D和S端口之间存在高阻态。 低差分增益和相位使这款开关非常适合视频应用。该器件具有宽带宽和低串扰,适用于高频视频应用。该器件可用于RGB和复合视频切换应用。 该器件完全适用于使用I off 的部分断电应用。 I off 功能可确保损坏的电流在断电时不会回流通过器件。在断电期间,器件具有隔离功能。 为确保上电或断电期间的高阻态, EN 应绑定到V CC 通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 特性 低差分增益和相位 (典型D G = 0.24%,典型D P = 0.039°) 宽带宽(典型BW> 288 MHz) 低串扰(典型X TALK = -87 dB) 低功耗 (最大I CC =3μA) 具有接近零传播延迟的双向数据流 低导通电阻(典型的r ...
发表于 09-07 17:47 284次 阅读
TS5V330C 具有 ESD 和低导通电阻的四方 SPDT 宽频带视频开关

TS5A22362 具有负信号功能的 0.65Ω 双通道 SPDT 开关

TS5A22362是一款双向,双通道单刀双掷(SPDT)模拟开关,工作电压范围为2.3V至5.5V。该器件支持负信号摆幅,允许低于接地电平的信号通过开关,同时不发生失真。先断后合特性可防止信号在跨路径传输时出现失真。该器件同时拥有低导通电阻,出色的通道间导通状态电阻匹配以及最小总谐波失真(THD)性能,是音频应用的理想选择供电的绝佳器件。该器件还针对医疗成像应用提供了一种非磁性封装,即3.00mm×3.00mm DRC封装。< /p> 特性 额定的先断后合开关 负信号功能:最大摆幅±2.75V(V CC = 2.75V) 低导通状态电阻(0.65Ω典型值) 低电荷注入 出色的导通状态电阻匹配 2.3V至5.5V电源(V CC ) 锁断性能超过100mA(符合JESD 78,II类规范的要求) 静电放电(ESD)性能测试符合JESD 22标准 2500V人体模型(A114-B,II类) 1500V充电器件模型(C101)< /li> 200V机器模型(A115-A) 所有商标均为其各自所有者的财产。 参数 与其它产品相比 模拟开关/多路复用器   Configuration Number of Channels (#) Power Supply Type Vss (Min) (V) Vss (Max) (V) V...
发表于 09-03 11:40 276次 阅读
TS5A22362 具有负信号功能的 0.65Ω 双通道 SPDT 开关