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浅谈缓存一致性协议 处理器与内存之间交互技术

39度创意研究所 2020-10-16 14:39 次阅读

零、开局

前两天我搞了两个每日一个知识点,对多线程并发的部分知识做了下概括性的总结。但通过小伙伴的反馈是,那玩意写的比较抽象,看的云里雾里晕晕乎乎的。有兴趣的可以看看

每日一个知识点:Volatile 和 CAS 的弊端之总线风暴

每日一个知识点系列:volatile的可见性原理

所以又针对多线程底层这一块再重新做下系统性的讲解。有兴趣的朋友可以先看下前两节,可以说是个笼统的概念版。

好了,回归正题。在多线程并发的世界里synchronized、volatile、JMM是我们绕不过去的技术坎,而重排序、可见性、内存屏障又有时候搞得你一脸懵逼。有道是知其然知其所以然,了解了底层的原理性问题,不论是日常写BUG还是面试都是必备神器了。

先看几个问题点:

1、处理器与内存之间是怎么交互的?

2、什么是缓存一致性协议?

3、高速缓存内的消息是怎么更新变化的?

4、内存屏障又和他们有什么关系?

如果上面的问题你都能倒背如流,那就去看看电影放松下吧!

一、高速缓存

目前的处理器的处理能力要远远的胜于主内存(DRAM)访问的效率,往往主内存执行一次读写操作所需的时间足够处理器执行上百次指令。所以为了填补处理器与主内存之间的差距,设计者们在主内存和处理器直接引入了高速缓存(Cache)。如图:

其实在现代处理器中,会有多级高速缓存。一般我们会成为一级缓存(L1 Cache)、二级缓存(L2 Cache)、三级缓存(L3 Cache)等,其中一级缓存一般会被集成在CPU内核中。如图:

内部结构

高速缓存存在于每个处理器内,处理器在执行读、写操作的时候并不需要直接与内存交互,而是通过高速缓存进行。

高速缓存内其实就是为应用程序访问的变量保存了一个数据副本。高速缓存相当于一个容量极小的散列表(Hash Table),其键是一个内存地址,值是内存数据的副本或是我们准备写入的数据。从其内部来看,其实相当于一个拉链散列表,也就是包含了很多桶,每个桶上又可以包含很多缓存条目(想想HashMap),如图:

缓存条目

在每个缓存条目中,其实又包含了Tag、Data Block、Flag三个部分,咱们来个小图:

**Data Block : **也就是我们常常叨叨的缓存行(Cache Line),她其实是高速缓存与主内存间进行数据交互的最小单元,里面存储着我们需要的变量数据。

**Tag : **包含了缓存行中数据内存地址的信息(其实是内存地址的高位部分的比特)

Flag : 标识了当前缓存行的状态(MESI咯)

那么,我们的处理器又是怎么寻找到我们需要的变量呢?

不多说,上图:

其实,在处理器执行内存访问变量的操作时,会对内存地址进行解码的(由高速缓存控制器执行)。而解码后就会得到tag、index 、offset三部分数据。

index : 我们知道高速缓存内的结构是一个拉链散列表,所以index就是为了帮我们来定位到底是哪个缓存条目的。

tag : 很明显和我们缓存条目中的Tag 一样,所以tag 相当于缓存条目的编号。主要用于,在同一个桶下的拉链中来寻找我们的目标。

offset : 我们要知道一个前提,就是一个缓存条目中的缓存行是可以存储很多变量的,所以offset的作用是用来确定一个变量在缓存行中的起始位置。

所以,在如果在高速缓存内能找到缓存条目并且定位到了响应的缓存行,而此时缓存条目的Flag标识为有效状态,这时候也就是我们所说的缓存命中(Cache Hit),否则就是缓存未命中(Cache Miss)。

缓存未命又包括读未命中(Read Miss)和写未命中(Write Miss)两种,对应着对内存的读写操作。

而在读未命中(Read Miss) 产生时,处理器所需要的数据会从主内存加载并被存入高速缓存对应的缓存行中,此过程会导致处理器停顿(Stall)而不能执行其他指令。

二、缓存一致性协议

在多线程进行共享变量访问时,因为各个线程执行的处理器上的高速缓存中都会保存一份变量的副本数据,这样就会有一个问题,那当一个副本更新后怎么保证其它处理器能马上的获取到最新的数据。这其实就是缓存一致性的问题,其本质也就是怎么防止数据的脏读。

为了解决这个问题,处理器间出现了一种通信机制,也就是缓存一致性协议(Cache Coherence Protocol)。

MESI是什么

缓存一致性协议有很多种,MESI(Modified-Exclusive-Shared-Invalid)协议其实是目前使用很广泛的缓存一致性协议,x86处理器所使用的缓存一致性协议就是基于MESI的。

我们可以把MESI对内存数据访问理解成我们常用的读写锁,它可以使对同一内存地址的读操作是并发的,而写操作是独占的。所以在任何时刻写操作只能有一个处理器执行。而在MESI中,一个处理器要向内存写数据时必须持有该数据的所有权。

MESI将缓存条目的状态分为了Modified、Exclusive、Shared、Invalid四种,并在此基础上定义了一组消息用于处理器的读、写内存操作。如图:

MESI的四种状态

所以MESI其实就是使用四种状态来标识了缓存条目当前的状态,来保证了高速缓存内数据一致性的问题。那我们来仔细的看下四种状态

Modified :

表示高速缓存中相应的缓存行内的数据已经被更新了。由于MESI协议中任意时刻只能有一个处理器对同一内存地址对应的数据进行更新,也就是说再多个处理器的高速缓存中相同Tag值的缓存条目只能有一个处于Modified状态。处于此状态的缓存条目中缓存行内的数据与主内存包含的数据不一致。

Exclusive:

表示高速缓存相应的缓存行内的数据副本与主内存中的数据一样。并且,该缓存行以独占的方式保留了相应主内存地址的数据副本,此时其他处理上高速缓存当前都不保留该数据的有效副本。

Shared:

表示当前高速缓存相应缓存行包含相应主内存地址对应的数据副本,且与主内存中的数据是一致的。如果缓存条目状态是Shared的,那么其他处理器上如果也存在相同Tag的缓存条目,那这些缓存条目状态肯定也是Shared。

Invalid:

表示该缓存行中不包含任何主内存中的有效数据副本,这个状态也是缓存条目的初始状态。

MESI处理机制

前面说了那么多,都是MESI的基础理论,那么,MESI协议到底是怎么来协调处理器进行内存的读写呢?

其实,想协调处理必然需要先和各个处理器进行通信。所以MESI协议定义了一组消息机制用于协调各个处理器的读写操作。

我们可以参考HTTP协议来进行理解,可以将MESI协议中的消息分为请求和响应两类。

处理器在进行主内存读写的时候会往总线(Bus)中发请求消息,同时每个处理器还会嗅探(Snoop)总线中由其他处理器发出的请求消息并在一定条件下往总线中回复响应消息。

针对于消息的类型,有如下几种:

Read : 请求消息,用于通知其他处理器、主内存,当前处理器准备读取某个数据。该消息内包含待读取数据的主内存地址。

Read Response: 响应消息,该消息内包含了被请求读取的数据。该消息可能是主内存返回的,也可能是其他高速缓存嗅探到Read 消息返回的。

Invalidate: 请求消息,通知其他处理器删除指定内存地址的数据副本。其实就是告诉他们你这个缓存条目内的数据无效了,删除只是逻辑上的,其实就是更新下缓存条目的Flag.

Invalidate Acknowledge: 响应消息,接收到Invalidate消息的处理器必须回复此消息,表示已经删除了其高速缓存内对应的数据副本。

Read Invalidate: 请求消息,此消息为Read 和 Invalidate消息组成的复合消息,作用主要是用于通知其他处理器当前处理器准备更新一个数据了,并请求其他处理器删除其高速缓存内对应的数据副本。接收到该消息的处理器必须回复Read Response 和 Invalidate Acknowledge消息。

Writeback: 请求消息,消息包含了需要写入主内存的数据和其对应的内存地址。

了解完了基础的消息类型,那么我们就来看看MESI协议是如何协助处理器实现内存读写的,看图说话:

举例:假如内存地址0xxx上的变量s 是CPU1 和CPU2共享的我们先来说下CPU上读取数据s

高速缓存内存在有效数据时

CPU1会根据内存地址0xxx在高速缓存找到对应的缓存条目,并读取缓存条目的Tag和Flag值。如果此时缓存条目的Flag 是M、E、S三种状态的任何一种,那么就直接从缓存行中读取地址0xxx对应的数据,不会向总线中发送任何消息。

高速缓存内不存在有效数据时:

1、如CPU2 高速缓存内找到的缓存条目状态为I时,则说明此时CPU2的高速缓存中不包含数据s的有效数据副本。

2、CPU2向总线发送Read消息来读取地址0xxx对应的数据s.

3、CPU1(或主内存)嗅探到Read消息,则需要回复Read Response提供相应的数据。

4、CPU2接收到Read Response消息时,会将其中携带的数据s存入相应的缓存行并将对应的缓存条目状态更新为S。

从宏观的角度看,就是上面的流程了,我们再继续深入下,看看在缓存条目为I的时候到底是怎么进行消息处理的

说完了读取数据,我们就在说下CPU1是怎么写入一个地址为0xxx的数据s的

MESI协议解决了缓存一致性的问题,但其中有一个问题,那就是需要在等待其他处理器全部回复后才能进行下一步操作,这种等待明显是不能接受的,下面就继续来看看大神们是怎么解决处理器等待的问题的。

三、写缓冲和无效化队列

因为MESI自身有个问题,就是在写内存操作的时候必须等待其他所有处理器将自身高速缓存内的相应数据副本都删除后,并接收到这些处理器回复的Invalidate Acknowledge/Read Response消息后才能将数据写入高速缓存。

为了避免这种等待造成的写操作延迟,硬件设计引入了写缓冲器和无效化队列。

写缓冲器(Store Buffer)

在每个处理器内都有自己独立的写缓冲器,写缓冲器内部包含很多条目(Entry),写缓冲器比高速缓存还要小点。

那么,在引入了写缓冲器后,处理器在执行写入数据的时候会做什么处理呢?还会直接发送消息到BUS吗?

我们来看几个场景:

(注意x86处理器是不管相应的缓存条目是什么状态,都会直接将每一个写操作结果存入写缓冲器)

1、如果此时缓存条目状态是E或者M:

代表此时处理器已经获取到数据所有权,那么就会将数据直接写入相应的缓存行内,而不会向总线发送消息。

2、如果此时缓存条目状态是S

此时处理器会将写操作的数据存入写缓冲器的条目中,并发送Invalidate消息。

如果此时相应缓存条目的状态是I ,那就称之为写操作遇到了写未命中(Write Miss),此时就会将数据先写入写缓冲器的条目中,然后在发送Read Invalidate来通知其他处理器我要进行数据更新了。

处理器的写操作其实在将数据写入缓冲器时就完成了,处理器并不需要等待其他处理器返回Invalidate Acknowledge/Read Response消息

当处理器接收到其他处理器回复的针对于同一个缓存条目的Invalidate Acknowledge消息时,就会将写缓冲内对应的数据写入相应的缓存行中

通过上面的场景描述我们可以看出,写缓冲器帮助处理器实现了异步写数据的能力,使得处理器处理指令的能力大大提升。

无效化队列(Invalidate Queue)

其实在处理器接到Invalidate类型的消息时,并不会删除消息中指定地址对应的数据副本(也就是说不会去马上修改缓存条目的状态为I),而是将消息存入无效化队列之后就回复Invalidate Acknowledge消息了,主要原因还是为了减少处理器等待的时间。

所以不管是写缓冲器还是无效化队列,其实都是为了减少处理器的等待时间,采用了空间换时间的方式来实现命令的异步处理。

总之就是,写缓冲器解决了写数据时要等待其他处理器响应得问题,无效化队列帮助解决了删除数据等待的问题。

但既然是异步的,那必然又会带来新的问题 -- 内存重排序和可见性问题。

所以,我们继续接着聊。

存储转发(Store Fowarding)

通过上面内容我们知道了有了写缓冲器后,处理器在写数据时直接写入缓冲器就直接返回了。

那么问题就来了,当我们写完一个数据又要马上进行读取可咋办呢?话不多说,咱们还是举个例子来说,如图:

此时第一步处理器将变量S的更新后的数据写入到写缓冲器返回,接着马上执行了第二步进行S变量的读取。由于此时处理器对S变量的更新结果还停留在写缓冲器中,因此从高速缓存缓存行中读到的数据还是变量S的旧值。

为了解决这种问题,存储转发(Store Fowarding)这个概念上线了。其理论就是处理器在执行读操作时会先根据相应的内存地址从写缓冲器中查询。如果查到了直接返回,否则处理器才会从高速缓存中查找,这种从缓冲器中读取的技术就叫做存储转发。看图:

内存重排序和可见性的问题

由于写缓冲器和无效化队列的出现,处理器的执行都变成了异步操作。缓冲器是每个处理器私有的,一个处理器所存储的内容是无法被其他处理器读取的。

举个例子:

CPU1 更新变量到缓冲器中,而CPU2因为无法读取到CPU1缓冲器内容所以从高速缓存中读取的仍然是该变量旧值。

其实这就是写缓冲器导致StoreLoad重排序问题,而写缓冲器还会导致StoreStore重排序问题等。

为了使一个处理器上运行的线程对共享变量所做的更新被其他处理器上运行的线程读到,我们必须将写缓冲器的内容写到其他处理器的高速缓存上,从而使在缓存一致性协议作用下此次更新可以被其他处理器读取到。

内存屏障中的存储屏障(Store Barrier)会使执行该指令的处理器将写缓冲器内容写入高速缓存。

内存屏障中的加载屏障(Load Barrier)会根据无效化队列内容指定的内存地址,将相应处理器上的高速缓存中相应的缓存条目状态标记为I。

四、内存屏障

因为说了存储屏障(Store Barrier)和加载屏障(Load Barrier) ,所以这里再简单的提下内存屏障的概念。

划重点:(你细品)

处理器支持哪种内存重排序(LoadLoad重排序、LoadStore重排序、StoreStore重排序、StoreLoad重排序),就会提供相对应能够禁止重排序的指令,而这些指令就被称之为内存屏障(LoadLoad屏障、LoadStore屏障、StoreStore屏障、StoreLoad屏障)

划重点:

如果用X和Y来代替Load或Store,这类指令的作用就是禁止该指令左侧的任何 X 操作与该指令右侧的任何 Y 操作之间进行重排序(就是交换位置),确保指令左侧的所有 X 操作都优先于指令右侧的Y操作。

内存屏障的具体作用:

屏障名称 示例 具体作用
StoreLoad Store1;Store2;Store3;StoreLoad;Load1;Load2;Load3 禁止StoreLoad重排序,确保屏障之前任何一个写(如Store2)的结果都会在屏障后任意一个读操作(如Load1)加载之前被写入
StoreStore Store1;Store2;Store3;StoreStore;Store4;Store5;Store6 禁止StoreStore重排序,确保屏障之前任何一个写(如Store1)的结果都会在屏障后任意一个写操作(如Store4)之前被写入
LoadLoad Load1;Load2;Load3;LoadLoad;Load4;Load5;Load6 禁止LoadLoad重排序,确保屏障之前任何一个读(如Load1)的数据都会在屏障后任意一个读操作(如Load4)之前被加载
LoadStore Load1;Load2;Load3;LoadStore;Store1;Store2;Store3 禁止LoadStore重排序,确保屏障之前任何一个读(如Load1)的数据都会在屏障后任意一个写操作(如Store1)的结果被写入高速缓存(或主内存)前被加载

五、总结

其实从头看到尾就会发现,一个技术点的出现往往是为了填补另一个的坑。

为了解决处理器与主内存之间的速度鸿沟,引入了高速缓存,却又导致了缓存一致性问题

为了解决缓存一致性问题,引入了如MESI等技术,又导致了处理器等待问题

为了解决处理器等待问题,引入了写缓冲和无效化队列,又导致了重排序和可见性问题

为了解决重排序和可见性问题,引入了内存屏障,舒坦。。。
编辑:hfy

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余承东在发布会上表示:“GPU有时候比CPU更为重要,因为在玩手游时,往往调用的是GPU的能力。”
的头像 我快闭嘴 发表于 10-23 17:15 1427次 阅读
华为麒麟9000芯片到底有多强大?

宏cer推出了新的Aspire,Swift和Spin系列笔记本电脑

转到Spin系列,该公司同时发布了Spin 5和Spin3。前者是支持3:2 IPS VertiVi....
的头像 倩倩 发表于 10-23 17:08 312次 阅读
宏cer推出了新的Aspire,Swift和Spin系列笔记本电脑

AMD凭借其5000系列处理器再次成功进入了用户的应收名单

该公司最近推出了Ryzen 9 5950X,5900X,5800X和5600X型号。尽管在Ryzen....
的头像 倩倩 发表于 10-23 16:40 993次 阅读
AMD凭借其5000系列处理器再次成功进入了用户的应收名单

华为开发的新型智能手机的正面和背面采用玻璃材料制成

支持5G的手机配有12 GB的RAM,具有6.76英寸2772×1344像素的120 Hz OLED....
的头像 倩倩 发表于 10-23 16:38 343次 阅读
华为开发的新型智能手机的正面和背面采用玻璃材料制成

华为海思芯片麒麟1100,将于2021年实现量产

本站去年曾报道过,华为有望在2020年推出基于5nm工艺的麒麟芯片,名称为麒麟1020。5月13日,....
的头像 我快闭嘴 发表于 10-23 16:23 958次 阅读
华为海思芯片麒麟1100,将于2021年实现量产

华为麒麟9000和苹果A14处理器,谁更厉害一些

昨晚8点,万众期待的华为Mate 40系列如期而至,发布会上华为发布了4款手机,分别是Mate40、....
的头像 牵手一起梦 发表于 10-23 15:40 4865次 阅读
华为麒麟9000和苹果A14处理器,谁更厉害一些

酷睿i9处理器有何不同?

此次发布的酷睿i9处理器共有两个系列,分别为X系列和Extreme系列,其中X系列包括i9-7920....
的头像 我快闭嘴 发表于 10-23 15:11 406次 阅读
酷睿i9处理器有何不同?

Mate30E Pro 5G已华为商城上线开启预售

华为Mate30E Pro 5G这款手机的外观和Mate30 Pro机型的差别并不是很大,只不过搭载....
的头像 我快闭嘴 发表于 10-23 15:05 2250次 阅读
Mate30E Pro 5G已华为商城上线开启预售

2020年Q2平板电脑应用处理器出货量攀升15%,苹果以43%的份额领先

Strategy Analytics手机元件技术(HCT)服务最新发布的研究报告《2020年Q2平板....
的头像 牵手一起梦 发表于 10-23 15:04 388次 阅读
2020年Q2平板电脑应用处理器出货量攀升15%,苹果以43%的份额领先

如何选择正确的Cortex-M处理器?

        本文将通过比较Cortex-M系列处理器之间的产品特性,告诉你如何根据产品应用选择正确...
发表于 10-22 08:16 0次 阅读
如何选择正确的Cortex-M处理器?

ISL6565A、ISL6565B控制微处理器

ISL6565A、ISL6565B控制微处理器核心驱动高达3个同步整流的电压调节并联降压通道。多相buck变换器体系结构使用交织定时来...
发表于 10-19 15:56 0次 阅读
ISL6565A、ISL6565B控制微处理器

350MHz高性能Blackfin处理器核心ADSP-BF535

350MHz高性能Blackfin处理器核心;两个16位mac,两个40位alu,一个40位移位器,四个8位视频alu和两个40位累加器;类似RISC...
发表于 10-15 17:59 0次 阅读
350MHz高性能Blackfin处理器核心ADSP-BF535

ADSP-21467/ADSP-21469是SHARC处理器

摘要 高性能32位/40位浮点处理器;为高性能音频处理而优化;单指令、多数据(SIMD)计算建筑学;5兆片上RAM,4兆片上RO...
发表于 10-12 17:17 202次 阅读
ADSP-21467/ADSP-21469是SHARC处理器

最高性能的Arm Cortex-R处理器,会领导计算型存储的未来吗?

Arm 今日宣布推出 Arm Cortex-R82,是 Arm 第一颗 64 位、支持 Linux 操作系统的 Cortex-R 处理器,该实时处理器可就...
发表于 09-16 11:02 202次 阅读
最高性能的Arm Cortex-R处理器,会领导计算型存储的未来吗?

CMOS bq4285是一种低功耗微处理器外围设备

特征 ➤直接时钟/日历替换IBM®AT兼容计算机和其他应用程序 ➤与DS1285功能兼容 -与MC146818A引脚配置非常匹配 ➤...
发表于 09-15 17:24 101次 阅读
CMOS bq4285是一种低功耗微处理器外围设备

首款支持Linux的64位处理器Cortex-R82,用于存储计算

Arm推出Cortex-R82,这是其首款支持Linux的64位处理器,可实时计算固态驱动器(SSD),硬盘驱动器(HDD)和内置存储...
发表于 09-09 16:57 1313次 阅读
首款支持Linux的64位处理器Cortex-R82,用于存储计算

TLA7-EasyEVM是基于Xilinx Artix-7系列FPGA处理器开发板

1.开发板简介基于Xilinx Artix-7系列FPGA处理器;FPGA芯片型号为XC7A100T-2FGG484I,NOR FLASH 256M...
发表于 09-04 11:33 101次 阅读
TLA7-EasyEVM是基于Xilinx Artix-7系列FPGA处理器开发板

关于Renesas 32位RA系列MCU简介资料!

瑞萨电子RA系列是基于Arm®Cortex®-M核心架构构建的新的32位MCU系列,瑞萨电子RA系列具有广泛的性能和功能,可满足几...
发表于 09-02 10:59 202次 阅读
关于Renesas 32位RA系列MCU简介资料!

PSoC® 模拟协处理器资料手册分享!

       赛普拉斯的 PSoC® 模拟协处理器是可编程模拟协处理器的可扩展和可重配置的平台架构;它能够简化...
发表于 09-01 16:50 140次 阅读
PSoC® 模拟协处理器资料手册分享!

SMJ320C30KGD 数字信号处理器,军用已知合格芯片

信息描述The SMJ320C30KGDB digital signal processor (DSP) is a high-performance, 32-bit floating-point processor manufactured in 0.72-µm, double-level metal CMOS technology.The SMJ320C30KGDB internal busing and special digital-signal-processing instruction set have the speed and flexibility to execute up to 50 million floating-point operations per second (MFLOPS). The SMJ320C30KGDB optimizes speed by implementing functions in hardware that other processors implement through software or microcode. This hardware-intensive approach provides performance previously unavailable on a single chip. The SMJ320C30KGDB can perform parallel multiply and ALU operations on integer or floating-point data in a single cycle. Each processor also possesses a general-purpose register file, a program cache, dedicated ARAUs, internal dual-access memories, one DMA channel supporting concurrent I/ O, and a short machine-cycle time. High perfor...
发表于 04-18 20:14 49次 阅读
SMJ320C30KGD 数字信号处理器,军用已知合格芯片

TLC1541 10 位 32kSPS ADC 串行输出微处理器外设/独立、11 通道

信息描述 The TLC1541 is a CMOS A/D converter built around a 10-bit switched-capacitor successive-approximation A/D converter. The device is designed for serial interface to a microprocessor or peripheral using a 3-state output with up to four control inputs [including independent SYSTEM CLOCK, I/O CLOCK, chip select (CS\), and ADDRESS INPUT]. A 2.1-MHz system clock for the TLC1541, with a design that includes simultaneous read/write operation, allows high-speed data transfers and sample rates up to 32 258 samples per second. In addition to the high-speed converter and versatile control logic, there is an on-chip, 12-channel analog multiplexer that can be used to sample any one of 11 inputs or an internal self-test voltage and a sample-and-hold function that operates automatically. The converters incorporated in the TLC1541 feature differential high-impedance reference inputs that facilitate ratiometric conversion, scaling, and...
发表于 04-18 20:07 69次 阅读
TLC1541 10 位 32kSPS ADC 串行输出微处理器外设/独立、11 通道

TLC1551 10 位,164kSPS ADC 并行输出,直接 I/F 至 DSP/微处理器,10 通道

信息描述The TLC1550x and TLC1551 are data acquisition analog-to-digital converters (ADCs) using a 10-bit, switched-capacitor, successive-approximation network. A high-speed, 3-state parallel port directly interfaces to a digital signal processor (DSP) or microprocessor (µP) system data bus. D0 through D9 are the digital output terminals with D0 being the least significant bit (LSB). Separate power terminals for the analog and digital portions minimize noise pickup in the supply leads. Additionally, the digital power is divided into two parts to separate the lower current logic from the higher current bus drivers. An external clock can be applied to CLKIN to override the internal system clock if desired. The TLC1550I and TLC1551I are characterized for operation from –40°C to 85°C. The TLC1550M is characterized over the full military range of –55°C to 125°C.特性Power Dissipation...40 mW Max Advanced LinEPIC™ Single-Po...
发表于 04-18 20:07 88次 阅读
TLC1551 10 位,164kSPS ADC 并行输出,直接 I/F 至 DSP/微处理器,10 通道

TLC0838 8 位,20kSPS ADC 串行输出,微处理器外设/独立运算,远程 运算具有 数据链路,Mux 选项

信息描述These devices are 8-bit successive- approximation analog-to-digital converters, each with an input-configurable multichannel multiplexer and serial input/output. The serial input/ output is configured to interface with standard shift registers or microprocessors. Detailed information on interfacing with most popular microprocessors is readily available from the factory. The TLC0834 (4-channel) and TLC0838 (8-channel) multiplexer is software-configured for single-ended or differential inputs as well as pseudodifferential input assignments. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding of any smaller analog voltage span to the full 8 bits of resolution. The TLC0834C and TLC0838C are characterized for operation from 0°C to 70°C. The TLC0834I and TLC0838I are characterized for operation from -40°...
发表于 04-18 20:07 76次 阅读
TLC0838 8 位,20kSPS ADC 串行输出,微处理器外设/独立运算,远程 运算具有 数据链路,Mux 选项

TLC0832 8 位,22kSPS ADC 串行输出,微处理器外设/独立运算,Mux 选项,具有 SE 或差动,2 通道

信息描述 These devices are 8-bit successive-approximation analog-to-digital converters. The TLC0831 has single input channels; the TLC0832 has multiplexed twin input channels. The serial output is configured to interface with standard shift registers or microprocessors. The TLC0832 multiplexer is software configured for single-ended or differential inputs. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding any smaller analog voltage span to the full 8 bits of resolution. The operation of the TLC0831 and TLC0832 devices is very similar to the more complex TLC0834 and TLC0838 devices. Ratiometric conversion can be attained by setting the REF input equal to the maximum analog input signal value, which gives the highest possible conversion resolution. Typically, REF is set equal to VCC (done internally on...
发表于 04-18 20:07 122次 阅读
TLC0832 8 位,22kSPS ADC 串行输出,微处理器外设/独立运算,Mux 选项,具有 SE 或差动,2 通道

TLC0831 8 位,31kSPS ADC 串行输出,微处理器外设/独立运算,单通道

信息描述 These devices are 8-bit successive-approximation analog-to-digital converters. The TLC0831 has single input channels; the TLC0832 has multiplexed twin input channels. The serial output is configured to interface with standard shift registers or microprocessors. The TLC0832 multiplexer is software configured for single-ended or differential inputs. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding any smaller analog voltage span to the full 8 bits of resolution. The operation of the TLC0831 and TLC0832 devices is very similar to the more complex TLC0834 and TLC0838 devices. Ratiometric conversion can be attained by setting the REF input equal to the maximum analog input signal value, which gives the highest possible conversion resolution. Typically, REF is set equal to VCC (done internally on...
发表于 04-18 20:06 217次 阅读
TLC0831 8 位,31kSPS ADC 串行输出,微处理器外设/独立运算,单通道

TLC0820A 8 位,392kSPS ADC 并行输出,微处理器外设,片上跟踪与保持,单通道

信息描述 The TLC0820AC and the TLC0820AI are Advanced LinCMOSTM 8-bit analog-to-digital converters each consisting of two 4-bit flash converters, a 4-bit digital-to-analog converter, a summing (error) amplifier, control logic, and a result latch circuit. The modified flash technique allows low-power integrated circuitry to complete an 8-bit conversion in 1.18 us over temperature. The on-chip track-and-hold circuit has a 100-ns sample window and allows these devices to convert continuous analog signals having slew rates of up to 100 mV/us without external sampling components. TTL-compatible 3-state output drivers and two modes of operation allow interfacing to a variety of microprocessors. Detailed information on interfacing to most popular microprocessors is readily available from the factory.特性 Advanced LinCMOSTM Silicon-Gate Technology 8-Bit Resolution Differential Reference Inputs Parallel Microprocessor Interface Conversion and A...
发表于 04-18 20:06 54次 阅读
TLC0820A 8 位,392kSPS ADC 并行输出,微处理器外设,片上跟踪与保持,单通道

TMS470MF03107 16/32 位 RISC 闪存微处理器

信息描述TMS470MF04207/03107 器件隶属于德州仪器 (TI) 的 TMS470M 汽车级 16/32 位精简指令集计算机 (RISC) 微控制器系列。 TMS470M 微控制器利用高效率的 Cortex™–M3 16/32 位 RISC 中央处理单元 (CPU) 提供了高性能,由此实现了很高的指令吞吐量并保持了更加出色的代码效率。 TMS470M 器件运用了大端字节序格式,在该格式中,一个字的最高有效字节被存储于编号最小的字节中,而最低有效字节则存储在编号最大的字节中。 高端嵌入式控制应用要求其控制器提供更多的性能并保持低成本。 TMS470M 微控制器架构提供了针对这些性能和成本需求的解决方案,并保持了低功耗。 TMS470MF04207/03107 器件的组成如下: 16/32 位 RISC CPU 内核 TMS470MF04207 高达 448K 字节的程序闪存(具有 SECDED ECC) TTMS470MF03107 高达 320K 字节的程序闪存(具有SECDED ECC) 具有 SECDED ECC 的 64K 字节闪存 (用于获得额外的程序空间或进行 EEPROM 仿真) 高达 24K 字节的静态 RAM (SRAM) (具有 SECDED ECC) 实时中断定时器 (RTI) 矢量中断模块 (VIM) 硬件...
发表于 04-18 20:03 92次 阅读
TMS470MF03107 16/32 位 RISC 闪存微处理器

TMS470MF04207 16/32 位 RISC 闪存微处理器

信息描述TMS470MF04207/03107 器件隶属于德州仪器 (TI) 的 TMS470M 汽车级 16/32 位精简指令集计算机 (RISC) 微控制器系列。 TMS470M 微控制器利用高效率的 Cortex™–M3 16/32 位 RISC 中央处理单元 (CPU) 提供了高性能,由此实现了很高的指令吞吐量并保持了更加出色的代码效率。 TMS470M 器件运用了大端字节序格式,在该格式中,一个字的最高有效字节被存储于编号最小的字节中,而最低有效字节则存储在编号最大的字节中。 高端嵌入式控制应用要求其控制器提供更多的性能并保持低成本。 TMS470M 微控制器架构提供了针对这些性能和成本需求的解决方案,并保持了低功耗。 TMS470MF04207/03107 器件的组成如下: 16/32 位 RISC CPU 内核 TMS470MF04207 高达 448K 字节的程序闪存(具有 SECDED ECC) TTMS470MF03107 高达 320K 字节的程序闪存(具有SECDED ECC) 具有 SECDED ECC 的 64K 字节闪存 (用于获得额外的程序空间或进行 EEPROM 仿真) 高达 24K 字节的静态 RAM (SRAM) (具有 SECDED ECC) 实时中断定时器 (RTI) 矢量中断模块 (VIM) 硬件...
发表于 04-18 20:03 78次 阅读
TMS470MF04207 16/32 位 RISC 闪存微处理器

TMS470MF06607 16/32 位 RISC 闪存微处理器

信息描述TMS470MF06607 器件是德州仪器 TMS470M 系列汽车级 16/32 位精简指令集计算机 (RISC) 微控制器产品的成员。 TMS470M 微控制器利用高效率的 ARM Cortex™–M3 16/32 位 RISC 中央处理单元 (CPU) 实现了高性能,由此在保持了更高代码效率的同时实现了很高的指令吞吐量。 高端嵌入式控制应用要求其控制器提供更多的性能并保持低成本。 TMS470M 微控制器架构提供了针对这些性能和成本需求的解决方案,并保持了低功耗。 TMS470MF06607 器件的组成如下:16/32 位 RISC CPU 内核 带有 SECDED ECC 的 640k 字节的总闪存 512K 字节程序闪存用于额外的程序空间或 EEPROM 仿真的 128K 字节的闪存 带有 SECDED ECC 的 64K 字节静态 RAM (SRAM) 实时中断定时器 (RTI) 矢量中断模块 (VIM) 硬件内置自测试 (BIST) 校验器,用于SRAM (MBIST) 和 CPU (LBIST) 64 位循环冗余校验器 (CRC) 带预置分频器的基于调频 0 引脚锁相环 (FMzPLL) 的时钟模块 两个多缓冲串行外设接口 (MibSPI) 两个具有本地互连网络接口 (LIN) 的 UART (SCI) 两个 CAN 控...
发表于 04-18 20:03 90次 阅读
TMS470MF06607 16/32 位 RISC 闪存微处理器

TMS320F28027 Piccolo 微处理器

信息描述F2802x Piccolo 系列微控制器为 C28x 内核供电,此内核与低引脚数量器件中的高集成控制外设相耦合。 该系列的代码与以往基于 C28x 的代码相兼容,并且提供了很高的模拟集成度。 一个内部电压稳压器允许单一电源轨运行。 对 HRPWM 模块实施了改进,以提供双边缘控制 (调频)。 增设了具有内部 10 位基准的模拟比较器,并可直接对其进行路由以控制 PWM 输出。 ADC 可在 0V 至 3.3V 固定全标度范围内进行转换操作,并支持公制比例 VREFHI / VREFLO 基准。 ADC 接口专门针对低开销/低延迟进行了优化。特性亮点高效 32 位中央处理单元 (CPU) (TMS320C28x) 60MHz,50MHz,和 40MHz 器件 3.3V 单电源 集成型加电和欠压复位 两个内部零引脚振荡器 多达 22 个复用通用输入输出 (GPIO) 引脚 三个 32 位 CPU 定时器 片载闪存、SRAM、一次性可编程 (OTP) 内存 代码安全模块 串行端口外设 (SCI/SPI/I2C) 增强型控制外设 增强型脉宽调制器 (ePWM)高分辨率 PWM (HRPWM)增强型捕捉 (eCAP)模数转换器 (ADC)片上温度传感器比较器38 引脚和 48 引脚封装高效 32 位 CPU (TMS320C28x) 6...
发表于 04-18 20:03 195次 阅读
TMS320F28027 Piccolo 微处理器

TMS320F28035 Piccolo 微处理器

信息描述F2803x Piccolo 系列微控制器为 C28x 内核和控制律加速器 (CLA) 供电,此内核和 CLA 与低引脚数量器件中的高集成控制外设向耦合。 该系列的代码与以往基于 C28x 的代码相兼容,并且提供了很高的模拟集成度。 一个内部电压稳压器允许单一电源轨运行。 对 HRPWM 模块实施了改进,以提供双边缘控制 (调频)。 增设了具有内部 10 位基准的模拟比较器,并可直接对其进行路由以控制 PWM 输出。 ADC 可在 0V 至 3.3V 固定全标度范围内进行转换操作,并支持公制比例 VREFHI / VREFLO 基准。 ADC 接口专门针对低开销/低延迟进行了优化。特性亮点高效 32 位中央处理单元 (CPU) (TMS320C28x) 60MHz 器件 3.3V 单电源 集成型加电和欠压复位 两个内部零引脚振荡器 多达 45 个复用通用输入输出 (GPIO) 引脚 三个 32 位 CPU 定时器 片载闪存,SRAM,OTP 内存 代码安全模块 串行端口外设 (SCI/SPI/I2C/LIN/eCAN) 增强型控制外设 增强型脉宽调制器 (ePWM) 高分辨率 PWM (HRPWM) 增强型捕捉 (eCAP) 个高分辨率输入捕获 (HRCAP) 增强型正交编码器脉冲 (eQEP) 模数转换器 (ADC...
发表于 04-18 20:03 399次 阅读
TMS320F28035 Piccolo 微处理器

TDA3 ADAS 应用处理器

信息描述 TI 的 TDA3x 片上系统 (SoC) 是经过高度优化的可扩展系列器件,其设计满足领先的高级驾驶员辅助系统 (ADAS) 要求。 TDA3x SoC 处理器集成了性能、低功耗、小尺寸和 ADAS 视觉分析处理功能的最优组合,支持广泛的 ADAS 应用,旨在推进更加自主流畅的驾驶体验。TDA3x SoC 支持业内最广泛的 ADAS 应用,包括前置摄像头、后置摄像头、环视系统、雷达和单一架构整合系统,将复杂的嵌入式视觉技术应用于现代化汽车。TDA3x SoC 整合了非单一型可扩展架构,其中包括 TI 定点和浮点 TMS320C66x 数字信号处理器 (DSP)、具有嵌入式视觉引擎 (EVE) 的视觉 AccelerationPac 和双路 ARM Cortex-M4 处理器。 该器件可采用不同的封装选项(包括叠加封装)实现小外形尺寸设计,从而实现低功耗配置。 TDA3x SoC 还集成有诸多外设,包括 LVDS 环视系统的多摄像头接口(并行和串行)、显示屏、控制器局域网 (CAN) 和千兆位以太网视频桥接 (AVB)。TDA3x 视觉 AccelerationPac 中的 EVE 承担了处理器的视觉分析功能,同时还降低了功耗。 视觉 AccelerationPac 针对视觉处理进行了优化,可通过 32 位...
发表于 04-18 20:02 207次 阅读
TDA3 ADAS 应用处理器

BELASIGNA 300 用于便携式通信设备的24位音频处理器

信息BelaSigna®300是一款超低功耗,高保真单声道音频处理器,适用于便携式通信设备,可在不影响尺寸或电池寿命的情况下提供卓越的音频清晰度。 BelaSigna 300为易受噪声和回声影响的设备提供了卓越音频性能的基础。其独特的专利双核架构使多种高级算法能够同时运行,同时保持超低功耗。微型超低功耗单芯片解决方案对电池寿命或外形尺寸几乎没有影响,是便携式设备的理想选择。具有领域专业知识和一流算法,安森美半导体和我们的解决方案合作伙伴网络可以帮助您快速开发和推出产品。 BelaSigna 300芯片提供全套开发工具,实践培训和全面技术支持。 针对音频处理优化的负载均衡双核DSP架构 超低功耗:通常为1-10 mA 微型外形尺寸:3.63 x 2.68 mm PCB面积,外部元件很少 输入级: - 88 dB系统动态范围可扩展至110 dB - A / D采样率从8.0到60 kHz - 4个独立通道 输出阶段: - 高保真D类输出直接驱动扬声器 - 25 mA最大声功率输出 灵活的输入输出控制器(IOC),用于卸载DSP上的数字信号移动< / li> 支持具有极低群延迟的高级自适应音频处理算法 128位AES高级加密以保护制造商和用户数据 与其他系统和HMI的无缝连接按钮,电位器和L...
发表于 04-18 19:43 129次 阅读
BELASIGNA 300 用于便携式通信设备的24位音频处理器

BELASIGNA 250 16位音频处理器,全立体声2声道,2声道输出

信息BelaSigna®250是一款完整的可编程音频处理系统,专为超低功耗嵌入式和便携式数字音频系统而设计。这款高性能芯片以BelaSigna 200的架构和设计为基础,可提供卓越的音质和无与伦比的灵活性。 BelaSigna 250集成了完整的音频信号链,来自立体声16位A / D转换器或数字接口,可接受信号通过完全灵活的数字处理架构,可以直接连接到扬声器的立体声模拟线路电平或直接数字电源输出。 独特的并行处理架构 集成转换器和电源输出 超低功耗:20 MHz时5.0 mA; 1.8 V电源电压 支持IP保护 智能电源管理,包括需要 88 dB系统动态范围且系统噪声极低的低电流待机模式 灵活的时钟架构,支持高达33 MHz的速度 全系列可配置接口,包括:IS,PCM,UART,SPI,IC,GPIO...
发表于 04-18 19:43 180次 阅读
BELASIGNA 250 16位音频处理器,全立体声2声道,2声道输出

BELASIGNA 300 AM 带AfterMaster HD的音频处理器

信息BelaSigna®300AM是一款基于DSP的音频处理器,能够在包含主机处理器和/或外部I 基于S的单声道或立体声A / D转换器和D / A转换器。 AfterMaster HD是一种实时处理音频信号的算法,可显着提高响度,清晰度,深度和饱满度。 br> BelaSigna 300 AM专门设计用于需要解决方案以克服小型或向下扬声器(包括平板电视或耳机)限制的应用。 通常4执行AfterMaster HD时为-8 mA 尺寸为3.63 mm x2.68 mm x 0.92 mm(包括焊球)提供 包括一个快速的I 基于C的界面,用于下载和AfterMaster HD算法的一般配置,一个高度可配置的PCM接口,用于将数据流入和器件,高速UART,SPI端口和5个GPIO。 这些器件无铅,无卤素/ BFR,符合RoHS标准...
发表于 04-18 19:42 134次 阅读
BELASIGNA 300 AM 带AfterMaster HD的音频处理器

AD567 12位电流输出、微处理器兼容型DAC

信息优势和特点 单芯片结构 双缓冲锁存器支持兼容8位微处理器 快速建立时间:500 ns(最大值,至±1/2 LSB) 片内集成高稳定性嵌入式齐纳基准电压源 整个温度范围内保证单调性 整个温度范围内保证线性度:1/2 LSB(最大值,AD567K) 保证工作电压:±12 V或±15 V 欲了解更多信息,请参考数据手册产品详情AD567是一款完整的高速12位单芯片数模转换器,内置一个高稳定性嵌入式齐纳基准电压源和一个双缓冲输入锁存器。该转换器采用12个精密、高速、双极性电流导引开关和一个经激光调整的薄膜电阻网络,可提供快速建立时间和高精度特性。微处理器兼容性通过片内双缓冲锁存器实现。输入锁存器能够与4位、8位、12位或16位总线直接接口。因此,第一级锁存器的12位数据可以传输至第二级锁存器,避免产生杂散模拟输出值。锁存器可以响应100 ns的短选通脉冲,因而可以与现有最快的微处理器配合使用。AD567拥有如此全面的功能与高性能,是采用先进的开关设计、高速双极性制造工艺和成熟的激光晶圆调整技术(LWT)的结果。该器件在晶圆阶段进行调整,25°C时最大线性误差为±1/4 LSB(K级),整个工作温度范围内的线性误差为±1/2 LSB。芯片的表面下(嵌入式...
发表于 04-18 19:24 192次 阅读
AD567 12位电流输出、微处理器兼容型DAC

AD557 DACPORT低成本、完整微处理器兼容型8位DAC

信息优势和特点 完整的8位DAC 电压输出:0 V至2.56 V 内部精密带隙基准电压源 单电源供电:5 V (±10%) 完全微处理器接口 快速建立时间:1 xxs内电压达到±1/2 LSB精度 低功耗:75 mW 无需用户调整 在工作温度范围内保证单调性 规定了 T min至T max的所有误差 小型16引脚DIP或20引脚PLCC封装 低成本产品详情AD557 DACPORT®是一款完整的电压输出8位数模转换器,它将输出放大器、完全微处理器接口以及精密基准电压源集成在单芯片上。无需外部元件或调整,就能以全精度将8位数据总线与模拟系统进行接口。AD557 DACPORT的低成本和多功能特性是单芯片双极性技术持续发展的结果。完整微处理器接口与控制逻辑利用集成注入逻辑(I2L)实现,集成注入逻辑是一种极高密度的低功耗逻辑结构,与线性双极性制造工艺兼容。内部精密基准电压源是一种取得专利的低压带隙电路,采用+5 V单电源时可实现全精度性能。薄膜硅铬电阻提供在整个工作温度范围内保证单调性工作所需的稳定性,对这些薄膜电阻进行激光晶圆调整则可实现出厂绝对校准,误差在±2.5 LSB以内,因此不需要用户进行增益或失调电压调整。新电路设计可以使电压在800 ns内达到±...
发表于 04-18 19:12 156次 阅读
AD557 DACPORT低成本、完整微处理器兼容型8位DAC

AD558 电压输出8位数模转换器,集成输出放大器、完全微处理器接口和精密基准电压源

信息优势和特点 完整8位DAC 电压输出:两种校准范围 内部精密带隙基准电压源 单电源供电:+5 V至+15 V 完全微处理器接口 快速建立时间:1 ±s内电压达到±1/2 LSB精度 低功耗:75 mW 无需用户调整 在工作温度范围内保证单调性 规定了 Tmin至Tmax的所有误差 16引脚DIP和20引脚PLCC小型封装 激光晶圆调整单芯片供混合使用产品详情AD558 DACPORT®是一款完整的电压输出8位数模转换器,它将输出放大器、完全微处理器接口以及精密基准电压源集成在单芯片上。无需外部元件或调整,就能以全精度将8位数据总线与模拟系统进行接口。这款DACPORT器件的性能和多功能特性体现了近期开发的多项单芯片双极性技术成果。完整微处理器接口与控制逻辑利用集成注入逻辑(I2 L)实现,集成注入逻辑是一种极高密度的低功耗逻辑结构,与线性双极性制造工艺兼容。内部精密基准电压源是一种取得专利的低压带隙电路,采用+5 V至+15 V单电源时可实现全精度性能。薄膜硅铬电阻提供在整个工作温度范围内保证单调性工作所需的稳定性(所有等级器件),对这些薄膜电阻运用最新激光晶圆调整技术则可实现出厂绝对校准,误差在±1 LSB以内,因此不需要用户进行增...
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AD558 电压输出8位数模转换器,集成输出放大器、完全微处理器接口和精密基准电压源

TMS320C5545 TMS320C5545 定点数字信号处理器

信息描述这些器件是 TI C5000定点数字信号处理器 (DSP) 产品系列的成员之一,适用于低功耗应用。 选择。 定点 DSP 基于 TMS320C55x DSP 系列 CPU 处理器内核。C55x DSP 架构通过提升的并行性和节能性能实现高性能和低功耗。CPU 支持一个内部总线结构,此结构包含一条程序总线,一条 32 位读取总线和两条 16 位数据读取总线,两条数据写入总线和专门用于外设和 DMA 操作的附加总线。这些总线可实现在一个单周期内执行高达四次 16 位数据读取和两次 16 位数据写入的功能。此器件还包含四个 DMA 控制器,每个控制器具有 4 条通道,可在无需 CPU 干预的情况下提供 16 条独立通道的数据传送。每个 DMA 控制器在每周期可执行一个 32 位数据传输,此数据传输与 CPU 的运行并行并且不受 CPU 运行的影响。 C55x CPU 提供两个乘积累积 (MAC) 单元,每个单元在一个单周期内能够进行 17 位 × 17 位乘法以及 32 位加法。一个中央 40 位算术和逻辑单元 (ALU) 由一个附加 16 位 ALU 提供支持。ALU 的使用受指令集控制,从而提供优化并行运行和功耗的能力。C55x CPU 内的地址单元 (AU) 和数据单元 (DU) 对这些资源进...
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TMS320C5545 TMS320C5545 定点数字信号处理器