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FPGA案例解析:针对源同步的时序约束

39度创意研究所 2020-11-20 14:44 次阅读

约束流程

说到FPGA时序约束的流程,不同的公司可能有些不一样。反正条条大路通罗马,找到一种适合自己的就行了。从系统上来看,同步时序约束可以分为系统同步与源同步两大类。简单点来说,系统同步是指FPGA与外部器件共用外部时钟;源同步(SDR,DDR)即时钟与数据一起从上游器件发送过来的情况。在设计当中,我们遇到的绝大部分都是针对源同步的时序约束问题。所以下文讲述的主要是针对源同步的时序约束。

根据网络上收集的资料以及结合自己的使用习惯,我比较趋向于下面的约束流程方式:时序约束一共包含以下几个步骤:时钟约束、IO约束以及时序例外。这几个步骤应该可以解决我们设计当中绝大多数情况下的时序约束问题。

1. 首先约束时钟。输入时钟,输出时钟。从种类 来看不外乎以下几种:单端输入时钟、差分输入时钟、GT或恢复时钟(例如LVDS信号恢复出来的时钟)、PLL产生的时钟以及自己产生的门控时钟。
2.IO约束。只有等待内部时钟完全通过后,再配置input delay和output delays,告知FPGA外部端口的数据时序关系。
3.时序例外。在约束完时钟以及IO后,还是有时序违例的时候,注意检查一下是否有时序例外的情况,例如多周期时钟路径、异步时钟、常量、以及互斥时钟路径等等。

常用指令

下面我们就根据约束的流程来介绍一下每个步骤中的常用指令。

时钟约束

常用指令:Create_clock、Create_generated_clock、derive pll_clocks、create_virtual_clock。

对时钟的约束,首先要明确,我们要约束的时钟有哪些,然后针对不同的时钟进行约束。下面针对不同类型的时钟,对其约束的指令作简要分析。

单端输入时钟:

图1 单端输入时钟约束

这里用到了create_clock,一开始不熟悉语法的同学可以通过Timequest 的GUI界面或者Templete里面的模板里找到该指令。

差分输入时钟:

差分输入时钟,只需约束P端输入时钟即可,方法同上。

PLL产生的时钟:

针对PLL产生的时钟一般有两种方式。一种是通过derive pll_clocks即可,PLL会根据所设定的参数,自行约束输出时钟。这样做的好处就是,指令少,当PLL煽出的时钟比较多的时候,很有优势,不利的地方在于,PLL生产的时钟名字命名不可把控,区分度不明显,不利于后续的引用。所以我比较趋向于后面一种方式,是通过Create_clock、Create_generated_clock这两条指令完成。

图2 PLL生成的时钟约束

首先用create_clock指令对输入的时钟clk_in进行约束,然后通过create_generated_clock指令对PLL的输出时钟进行约束,这里PLL的输出时钟只是做了90°的相位偏移,频率不变。有童鞋可能会问,如果要倍频或者分频呢?该怎样写?说实话,一开始学的时候,我也记不得指令的格式。在这里,再一次强调,在初学的时候,没有必要去纠结语法。很多时候,约束的时候,只需标明用到的约束信息出来即可,再退一步讲,可以通过GUI界面产生相应的指令,你需要做的是明确相关的参数,知道怎么填就行啦,重点是理解时序约束的流程、应该怎么去约束才是重点。

GT或恢复的时钟

GT或恢复的时钟(例如高速串口过来恢复出来的时钟)针对这种情况,一般都是FPGA内部用IP核恢复出来时钟,约束格式同上。

图3 GT或者恢复时钟的约束

自己分频的时钟

(不建议这种方法,推荐PLL来产生,如果非要这样做,务必添加约束)

图4 自己生成的时钟

虚拟时钟create_virtual_clock

官网上的手册推荐在IO约束的时候,使用虚拟时钟,尤其是在约束输入延迟的时候。虚拟时钟表征的是上游器件内部用于输出数据的时钟(从另一个角度考虑,它表征的类似SDR模式中第一级D触发器的时钟)。通过约束告诉FPGA 的Input_Clock(实际上是Clock_Out)和虚拟时钟(数据)的相位关系。FPGA根据参数Input_delay在布线时进行调整使得布线满足时序要求。

图5 虚拟时钟关系

我们分边沿对齐和中心对齐两种模式对输入进行约束,对于边沿对齐的信号,我们通常会将其输入引脚输入值专用的PLL输入口,进行90°相移。约束如下所示:注意在对齐模式下,图6中对clk_in进行约束时不需要进行额外的移相,而仅对clock(经过PLL后的输出时钟)进行移相90°。

图6 边沿对齐输入时钟约束

create_clock-name virtual_clock -period 10

create_clock-name input_clock -period 10 [get_ports clock_in]

create_generated_clock-name plus_90_degrees -source [get_pins PLL|inclk[0]] -phase 90

对于中心对齐模式,其输入时序模型如图7所示,其约束图下方所示。一般而言,对于中心对齐模式,我们FPGA内部不会使用专门的锁相环对齐进行移相操作,但若依然使用PLL,上述边沿对齐对PLL的约束方法依然有效。但对clk_in的约束依然要表现出和virtual clock的相位关系。

图7 中心对齐输入时序约束

create_clock -namevirtual_clock -period 10

create_clock -nameinput_clock -period 10 [get_ports clock_in] -waveform {2.5 7.5}

IO约束

IO的约束主要是指input_delay与output_delay这两种,编译软件(ISE/Quartus)是个很强大而又很傻的工具,在设计的时候,你务必要告诉他在FPGA外部的信号时序关系,他才能够知道怎么去优化内部的时序,以满足时序设计要求。

Set Input_delay

从输入来看,无非有以下两种情况:SDR与DDR。

SDR是指,数据只在时钟的上升沿更新,而DDR是时钟的上升沿与下降沿都会更新。按照时钟与数据对齐方式来划分,又可以分为沿对齐与中心对齐两种。对于输入延迟的获取,一般来说有以下三种途径:文中直接给出Tco、Tdata等参数;通过查阅上级器件的数据手册;通过示波器来实测。查上游的器件手册(主要看Tsu 与Th),那么可以推算出,FPGA输入延迟的最值,为了方便描述,这里设定时钟与数据在PCB上的传输延迟一致:

Input delay max = T – Tsu;

Input delay min = Th;

当时钟与数据到达FPGA的延时不一致时,计算公式如下:

Input_delay_min = Th_min+ (T_data_max -T_clk_min)

Input_delay_max = T-Tsu_max+ (T_data_min -T_clk_max)

其中T_data是数据延时,T_clk是时钟延时,由此可见在PCB布线的时候,务必让时钟与数据的走线尽可能等长。这样不容易导致时序违例现象。(这个公式无论是中心对齐或者边沿对齐都适用,只不过中心对齐与边沿对齐他们的建立时间和保持时间计算不一样而已,稍后说明。)       其中T为FPGA用于采集上游器件发送过来的数据时钟。又或者直接通过示波器观察时钟与数据的延迟关系。有些情况,例如给定了相关数值的话(Tco ,data_delay等数值),可以直接算出输入延迟。跟上一篇计算数据到达时间里一样,这里就不展开论述。

图8 SDR中心对齐的输入输出延迟最值

图9 SDR边沿对齐的输入输出最值

回顾一下Tsu与Th的定义。setuptime :数据要能够被Latch Edge正确锁存,必须要在Latch Edge 到达之前保持稳定,这个提前到达的最少时间量,就是建立时间。

Hold time : 数据要能够被LatchEdge正确锁存,除了在Latch Edge到达之前提前准备好以外,还必须在Latch Edge到达后,保持稳定一段时间。这段保持稳定的时间,就是Hold time。图中DVW是指数据有效值宽度,图5中心对齐的情况下很好理解。对于图6中提到的边沿对齐情况,我觉得可以这么理解,在计算Tsu的时候,都是Latch时刻减去数据稳定起始沿时刻;而Th是数据稳定终止沿时刻减去Latch时刻。这么一算,不难可以得到在边沿对齐的情况下,保持时间Th为负的。代入公式可得,边沿对齐的情况下,input_delay_max=保持时间=-Th(这里的Th仅为数值,不带符号)。

图10输入延迟约束

图10中,左边是通过查阅上游器件数据手册得到的数据,右边的是用示波器测量得到的数据。

注:在对DDR的约束中,记得时钟下降沿约束的时候加上-clock_fall与-add_delay;上面列举的例程中,原著中都没有用到虚拟时钟,但是官网手册中也只是推荐使用,并没有说一定要用虚拟时钟。看个人喜好吧,如果要用虚拟时钟,可以这样约束,后续会列举一个完整的例子。

Set output_delay

输出延时的分析与输入延时类似。这里设定时钟与数据在PCB上的传输延迟一致:

output delay max =  Tsu;

output delay min = -Th;

当时钟与数据到达FPGA的延时不一致时,计算公式如下:

Output_delay_min= -Th_max + (Tdata_min-Tclk_max)

Output_delay_max=Tsu_max + (Tdata_max-Tclk_min)

其中,T_data是数据延迟;T_clk为时钟的延迟。

上述是DDR中心对齐输出的输出延迟约束。

上述是DDR边沿对齐输出的输出延迟约束。

SDR的输出约束方式类似,这里就不在累赘了。

时序例外

时序例外一般用在clock与IO都约束后,还是不满足时序要求的情况下。主要包括以下几种情况:

1. 多周期set_milticycle_path(不推荐)
2. 不需要检测路径(常见,重要)set_false_path
3. 常量与伪常量
4. 互斥的路径
5. 异步时钟(这种情况下,务必要确保逻辑上对异步时钟域的信号做了处理,例如打两拍,FIFO等手段处理)
6. 组合电路延时,即逻辑不经过任何时钟处理就输出的情况。

个人比较取向与set_false_path与set_clock_groups-exclusive。

编辑:hfy

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NFC读卡器IC:ST25R3916 47毫米x 34英寸毫米,四匝,13.56MHz的电感在PCB和相关联的调谐电路 6个通用的LED ISO 18092的无源和有源引发剂,ISO 18092的被动和主动目标 NFC-A和NFC-F卡模拟 ISO 14443A和ISO14443B ISO 15693 的FeliCa™ 最多1.7 W的输出功率与差天线 在X-细胞核 - NFC06A1 NFC读卡器扩展板是基于ST25R3916设备上。
发表于 05-21 01:05 56次 阅读
X-NUCLEO-NFC06A1 X-NUCLEO-NFC06A1NFC读卡器扩展板基于ST25R3916的STM32和STM8核苷

X-NUCLEO-NFC05A1 X-NUCLEO-NFC05A1NFC读卡器扩展板基于ST25R3911B的STM32和STM8核苷

NFC读卡器IC:ST25R3911B 47毫米x 34英寸毫米,四匝,13.56MHz的电感在PCB和相关联的调谐电路 6个通用的LED ISO 18092(NFCIP-1)活性的P2P ISO 14443A和ISO14443B ISO 15693 的FeliCa ™ VHBR 6.8 Mbit / s的AFE和PCD到PICC成帧 3.4 Mbit / s的PICC向PCD成帧 最多1.4 W的输出功率与差天线 的X细胞核 - NFC05A1是基于所述ST25R3911B的NFC读卡器扩展板。
发表于 05-20 19:05 48次 阅读
X-NUCLEO-NFC05A1 X-NUCLEO-NFC05A1NFC读卡器扩展板基于ST25R3911B的STM32和STM8核苷

NCP140 LDO稳压器 150 mA 超低压差 低噪声

是一款150 mA超低压差稳压器,可为功耗敏感的应用提供出色的电压精度和干净的输出电压。 NCP140非常适合电池供电的应用,因为它具有非常低的静态电流,在禁用模式下几乎为零电流。该器件具有或不具有输出电容器,并且可以最小化占位面积和BOM。 XDFN4软件包经过优化,适用于空间受限的应用程序。 特性 优势 无盖设计 节省PCB面积和成本 使用任何类型的电容器稳定 简单设计 工作输入电压范围:1.6 V至5.5 V 非常适合电池供电的应用 热关断和限流保护 坚固的设计和高可靠性 +/- 1%典型的Vout准确度 功率敏感设备的精确Vout 提供两个XDFN4软件包 ...
发表于 08-16 15:52 83次 阅读
NCP140 LDO稳压器 150 mA 超低压差 低噪声

NB7VPQ16M 预加重铜缆/电缆驱动器 12.5 Gbps 可编程 1.8 V / 2.5 V 带可选均衡器接收器

16M是一款高性能单通道可编程预加重CML驱动器,带有均衡器接收器,信号增强器,采用1.8 V或2.5 V电源,工作速率高达12.5 Gbps。当与数据/时钟路径串联时,NB7VPQ16M输入将补偿通过FR4 PCB背板或电缆互连传输的降级信号。因此,通过减少铜互连或长电缆损耗引起的符号间干扰ISI来提高串行数据速率。预加重缓冲器通过串行总线通过SDIN,串行数据输入和SCLKI​​N,串行时钟输入,控制输入进行控制,并包含提供16个可编程预加重设置的电路,以选择最佳输出补偿电平。这些可选输出电平将处理各种背板长度和电缆线。前四个SDIN位D3:D0将数字选择0dB至12dB的去加重。对于级联应用,移位的SDIN和SCLKI​​N信号显示在SDOUT和SCLKOUT引脚上。串行数据位的第5位LSB允许启用接收器的均衡功能。差分数据/时钟输入通过VT引脚包含一对内部50欧姆端接电阻,采用100欧姆中心抽头配置,可接受LVPECL,CML或LVDS逻辑电平。此功能在接收器端提供片上传输线端接,消除了外部元件。 特性 最大输入数据速率> 12.5 Gbps 最大输入时钟频率> 8 GHz 驱动高达18英寸的FR4 ...
发表于 07-31 20:02 118次 阅读
NB7VPQ16M 预加重铜缆/电缆驱动器 12.5 Gbps 可编程 1.8 V / 2.5 V 带可选均衡器接收器

SCP51460 LDO稳压器 20 mA 超低噪声

60是一款低成本,低功耗,高精度LDO稳压器。该器件在3.3 V固定输出电压下提供高达20 mA的输出电流,具有出色的稳压特性,是精密稳压器应用的理想选择。它设计为在没有输出电容的情况下稳定。当快速上升时间和PCB空间受到关注时,这是一个重要特性。保护功能包括短路电流和反向电压保护。 SCP51460采用3引脚表面贴装SOT-23封装。电路图、引脚图和封装图
发表于 07-31 12:02 594次 阅读
SCP51460 LDO稳压器 20 mA 超低噪声

LC898128DP1 OIS和开放式AF控制LSI

28DP1XGTBG是一个系统LSI,集成了片上32位DSP,FLASH ROM和外围设备,包括用于OIS(光学图像稳定)/开放式AF(自动聚焦)控制的模拟电路,恒流驱动器 特性 优势 片上DSP 数字伺服滤波器,陀螺滤波器,4轴OIS软件 小尺寸/超薄芯片 易于放置在小型PCB上 应用 终端产品 OIS相机模块 智能手机 平板电脑 电路图、引脚图和封装图
发表于 07-31 03:02 300次 阅读
LC898128DP1 OIS和开放式AF控制LSI

NCP51530 高频700 V- 2 A高端和低端驱动器

30是一款700 V高侧和低侧驱动器,具有高驱动能力,适用于AC-DC电源和逆变器。 NCP51530在高工作频率下提供同类最佳的传播延迟,低静态电流和低开关电流。因此,该器件可为高频工作的电源提供高效设计。 NCP51530采用SOIC8和DFN10封装。 特性 优势 高压范围:高达700 V AC / DC设计的设计余量 传播延迟非常快(B版本为25 ns) ) 适合高频操作 匹配传播延迟(最大7 ns) 提高效率&安培;允许并联 高达50 V / ns的高dv / dt抗扰度和负瞬态抗扰度 非常稳健的设计 DFN10封装,具有优化的引脚输出 小PCB占位面积,改善的爬电距离和寄生 快速上升和下降时间(最长15 ns) 适合重载 应用 终端产品 半满和满-bridge Converters 有源钳位反激式适配器 电机控制电源 服务器,电信和工业用电源 电动助力转向 太阳能逆变器 电路图、引脚图和封装图...
发表于 07-31 01:02 421次 阅读
NCP51530 高频700 V- 2 A高端和低端驱动器

NCV8186 LDO稳压器 1 A 超低压差 高PSRR

6是一款极低压降稳压器,可提供高达1 A的负载电流,并在-40至85°C范围内保持1.0%的出色输出电压精度。工作输入电压范围为1.8 V至5.5 V,使该器件适用于锂离子电池供电的产品以及后调节应用。该产品提供多种固定输出电压选项,其他产品可根据要求提供,范围为1.2 V至3.9 V.NCP186具有完全的过热保护和输出短路保护。启用功能。小型8针DFN8 2 mm x 2 mm封装使该器件特别适用于空间受限的应用。 特性 优势 1.8 V至5.5 V工作输入电压范围 适用于锂离子电池或后期调节应用 根据要求提供多种固定输出电压选项和其他选项,范围为1.2 V至3.9 V 设计灵活性 Typ的低静态电流。 90μA 延长电池寿命 极低压差:100 mV典型值。在Iout = 1 A(3.0V版本) 扩展电池范围 1 kHz PSRR时高75 dB 适用于噪声敏感电路 内部软启动 限制浪涌电流 在-40至85℃温度范围内的±1.0%精度 高输出电压精度 热关断和限流保护 保护产品和系统免受损坏 使用小型1μF陶瓷电容器稳定 节省PCB空间和系统成本 应用 终端产品 电池供电设备 便携...
发表于 07-30 17:02 93次 阅读
NCV8186 LDO稳压器 1 A 超低压差 高PSRR

NCV59800 LDO稳压器 1 A 低压差 低Iq

00是1 A低压差线性稳压器(LDO)系列,提供高电源纹波抑制(PSRR)和超低输出噪声。该系列LDO采用先进的BiCMOS工艺实现了非常好的电气性能。它是电信设备中使用的噪声敏感模拟RF前端的理想选择。 NCV59800采用3 mm x 3 mmDFN8封装。 特性 优势 2.2 V至5.5 V工作输入电压范围 适用于锂离子电池或后期调节应用 低典型静态电流。 60μA 延长电池寿命 极低压差:200 mV典型值。在Iout = 1 A(Vout = 2.5 V) 扩展电池范围 极低噪音,15μVrms/ V通常 适用于噪音敏感的应用程序 可调软启动 限制浪涌电流 线路精度±2.5%。负载和温度范围 高输出电压精度 热关断和电流限制保护 保护产品和损坏的系统 使用4.7μF陶瓷输出电容稳定 节省PCB空间和系统成本 应用 终端产品 电信基础设施 汽车信息娱乐系统 高速I / F(PLL / VCO) 电信设备 网络设备 工业控制 电路图、引脚图和封装图...
发表于 07-30 16:02 187次 阅读
NCV59800 LDO稳压器 1 A 低压差 低Iq

NCV4295C LDO稳压器 30 mA 超低压差

5C是一款单片集成低压差稳压器,输出电流能力为30 mA,采用TSOP-5封装。输出电压精确度在±4.0%以内,最大压差为250 mV,输入电压高达45 V.低静态电流通常在1 mA负载下仅消耗160μA电流。在输出欠压的情况下,电源故障输出被驱动为低电平。该器件非常适用于汽车和所有电池供电的微处理器设备。调节器具有防止电池反接,短路和热过载的条件。 特性 优势 极低压差65 mV(典型值)。 (最大250 mV),20 mA负载电流 在起动过程中以较低的输入电压运行。 电源故障输出 关于稳压器输出欠压,PCB上没有外部上拉电阻的即时信息 保护: 60 V瞬态输入电压反极性和反向偏压保护电流限制热关断 适用于恶劣的汽车环境。 3.3 V,5.0 V,±4%输出电压精度,在整个温度范围内,最高30 mA AEC-Q100 1级合格且PPAP能力 应用 终端产品 汽车通用 汽车 电路图、引脚图和封装图...
发表于 07-30 14:02 135次 阅读
NCV4295C LDO稳压器 30 mA 超低压差

NCP786L 线性稳压器 5 mA 450 V 超低Iq 高PSRR

L是一款高性能5 mA低压差(LDO)线性稳压器,提供非常宽的工作输入电压范围,最高工作电压为450 V DC,最大工作电压为700 V DC。它是高输入电压应用的理想选择,如工业和家庭自动化,智能计量,家用电器。 NCP786L提供±5%的输出电压精度,极高的电源抑制比和10μA的超低静态电流。 NCP786L非常适合恶劣的环境条件。 NCP786L提供可调电压调节器,输出电压范围为1.27 V至15 V. SOT-223封装提供可接受的热性能和较小的PCB尺寸。 特性 优势 工作输入电压:高达450 VDC 允许直接交流电源连接 PSRR:60 Hz时70 dB 有效降低输入纹波 静态电流:典型值10μA 大大降低空载功耗 SOT-223软件包 非常适合空间受限的应用程序 应用 终...
发表于 07-30 14:02 90次 阅读
NCP786L 线性稳压器 5 mA 450 V 超低Iq 高PSRR

NCP785A 线性稳压器 10 mA 450 V 超低Iq 高PSRR

A是一款高性能> 10mA线性稳压器,可提供高达450 V DC工作和700V DC最大工作输入电压范围。它是工业和家庭自动化等高输入电压应用的理想选择,智能电表,家电。 NCP785A提供±5%的输出电压精度,极高的电源抑制比和典型的超低静态电流。 15μA。 NCP785A非常适合恶劣的环境条件.NCP785A提供固定输出电压:3.3 V,5.0 V,12 V,15 V.SOT-89封装提供良好的散热性能和非常小的PCB尺寸。 特性 优势 工作输入电压:高达450 VDC 允许直接交流电源连接 PSRR:120 Hz时为80 dB 有效降低输入纹波 静态电流:15μA典型值 大大降低空载功耗 SOT89包 非常适合空间受限的应用 应用 终端产品 工业,家庭自动化,白色家电,照明 低功耗MCU应用电源 尺寸更小,无负载高效替代电容式滴管 断路器 烟雾传感器 家用电器 智能电表 电路图、引脚图和封装图...
发表于 07-30 12:02 165次 阅读
NCP785A 线性稳压器 10 mA 450 V 超低Iq 高PSRR

NCP4688 LDO稳压器 150 mA 低压差 高PSRR 低噪声

8是一款CMOS 150mA LDO线性稳压器,具有高输出电压精度,具有低噪声输出电压和高纹波抑制性能。低输出噪声电平10uVrms通常保持在任何输出电压。非常常见的SOT23-5封装和小型uDFN 1x1封装适用于工业应用,便携式通信设备和RF模块。 特性 优势 非常高的80 dB PSRR 非常好的噪音消除装置 非常小的包装1x1mm 非常浓缩的PCB的想法 应用 家用电器,工业设备 有线电视盒,卫星接收器,娱乐系统 汽车音响设备,导航系统 笔记本电脑适配器,液晶电视,无线电话和专用局域网系统 电路图、引脚图和封装图...
发表于 07-30 10:02 540次 阅读
NCP4688 LDO稳压器 150 mA 低压差 高PSRR 低噪声

NCP59800 LDO稳压器 1 A 低压差 低Iq 低噪声 带使能

00是1 A低压差线性稳压器(LDO)系列,提供高电源纹波抑制(PSRR)和超低输出噪声。该系列LDO采用先进的BiCMOS工艺实现了非常好的电气性能。它是电信设备中使用的噪声敏感模拟RF前端的理想选择。 NCP59800采用3 mm x 3 mmDFN8封装。 特性 优势 2.2 V至6.0 V工作输入电压范围 适用于锂离子电池或后期调节应用 低典型静态电流。 60μA 延长电池寿命 极低压差:200 mV典型值。在Iout = 1 A(Vout = 2.5 V) 扩展电池范围 极低噪音,15μVrms/ V通常 适用于噪音敏感的应用程序 可调软启动 限制浪涌电流 线路精度±2.5%。负载和温度范围 高输出电压精度 热关断和电流限制保护 保护产品和损坏的系统 使用4.7μF陶瓷输出电容稳定 节省PCB空间和系统成本 应用 终端产品 电信基础设施 音频 高速I / F(PLL / VCO) 电信设备 工业控制 网络设备 电路图、引脚图和封装图...
发表于 07-30 09:02 349次 阅读
NCP59800 LDO稳压器 1 A 低压差 低Iq 低噪声 带使能

NCP177 LDO稳压器 500 mA 低压降 高PSRR 低Iq

是一款超低压降稳压器,可提供高达0.5 A的负载电流,并在25°C时保持0.8%的出色输出电压精度。 1.6 V至5.5 V的工作输入电压范围使该器件适用于锂离子电池供电产品以及后调节应用。该产品提供多种固定输出电压选项,其他产品可根据要求提供,范围为0.7 V至3.6 V.NCP177可完全防止过热和输出短路。启用功能。小型4引脚XDFN4 1.0 mm x 1.0 mm封装使该器件特别适用于空间受限的应用。 特性 优势 1.6 V至5.5 V工作输入电压范围 适用于锂离子电池或后期调节应用 根据要求提供多种固定输出电压选项和其他选项,范围为0.7 V至3.6 V 设计灵活性 Typ的低静态电流。 60μA 延长电池寿命 极低压差:200 mV典型值。在Iout = 0.5 A(1.8V版本) 扩展电池范围 1 kHz PSRR时高75 dB 适用于噪声敏感电路 内部软启动 限制浪涌电流 室温下±0.8%精度 高输出电压精度 热关断和限流保护 保护产品和系统免受损坏 使用小型1μF陶瓷电容器稳定 节省PCB空间和系统成本 应用 终端产品 电池供电设备 便携式通信设备 相机,图像传感器...
发表于 07-30 07:02 104次 阅读
NCP177 LDO稳压器 500 mA 低压降 高PSRR 低Iq

NCP3101 同步降压稳压器 PWM 6.0 A

1是一款高效率,宽输入,高输出电流,同步脉冲宽度调制(PWM)降压稳压器,采用2.7 V至18 V电源供电。该器件能够产生低至0.8 V的输出电压.NCP3101可通过内部设置的275 kHz振荡器驱动的MOSFET开关连续输出6 A电流。 40引脚器件提供最佳集成度,以减小电源的尺寸和成本。 NCP3101还集成了外部补偿跨导误差放大器和电容可编程软启动功能。保护功能包括可编程短路保护和欠压锁定(UVLO)。 NCP3101采用40引脚QFN封装。还提供10A版NCP3102。 NCP3101将被NCP3101C替换为每PCN#16498 特性 优势 集成6A开关稳压器 提高功率密度,简化系统级集成 0.8 V +/- 1%内部参考 提高系统级精度 电阻可编程电流限制 优化应用程序的系统保护 275 kHz固定频率操作 效率高(效率> 92%) 6x6 mm QFN封装 减少PCB占位面积和电路板空间需要实施 电容可编程软启动 用于软启动时间可调性的外部电容器 18 mohm内部HS和LS FET 高效运作 2.7 V至18 V电源 宽输入电压范围 应用 终端产品 高功率密度dc-dc 嵌入式...
发表于 07-30 04:02 150次 阅读
NCP3101 同步降压稳压器 PWM 6.0 A

NCP6924 6通道电源管理IC(PMIC) 带有2个DC-DC转换器和4个LDO

4是安森美半导体迷你电源管理IC系列的一部分。它经过优化,可提供电池供电的便携式应用子系统,如相机模块,微处理器或任何外围设备。该器件集成了两个高效1000 mA降压DC-DC转换器,带有DVS(动态电压调节)和四个低压差(LDO)稳压器,采用WLCSP-30 2.46 x 2.06mm封装。 特性 优势 非常小的封装2.46 x 2.06 mm 减少PCB空间 超低静态电流(典型值105 uA) 节省电池寿命 I 2 C可访问的先前启用设备允许在启动系统之前更改设置 提供设计灵活性 两个DC-DC转换器,效率95%,可编程输出电压0.6 V至3.3 V,12.5 mV步进,1000 mA输出电流能力 四个低噪声,低压差稳压器,可编程输出电压1.0 V至3.3 V,50 mV步进,2 x 150 mA和2 x 300mA输出电流能力,50 uVrms典型低输出噪声 应用 终端产品 电池供电的应用电源管理 核心电压低的处理器的电源 相机模块 外围子系统 USB供电设备 智能手机 平板电脑 可穿戴设备 MP3播放器 电路图、引脚图和封装图...
发表于 07-30 01:02 127次 阅读
NCP6924 6通道电源管理IC(PMIC) 带有2个DC-DC转换器和4个LDO

NCV8177 LDO稳压器 500 mA 高PSRR 带使能

7是CMOS LDO稳压器,具有500 mA输出电流。输入电压低至1.6 V,输出电压可设置为0.75 V.它提供非常稳定和精确的电压,具有低噪声和高电源抑制比(PSRR),适用于RF应用。 NCV8177适用于为汽车信息娱乐系统和其他功率敏感设备的RF模块供电。由于功耗低,NCV8177具有高效率和低散热性。小型4引脚XDFN4 1.0 mm x 1.0 mm封装使该器件特别适用于空间受限的应用。 特性 优势 1.6 V至5.5 V工作输入电压范围 适用于锂离子电池或后期调节应用 根据要求提供多种固定输出电压选项和其他选项,范围为0.7 V至3.6 V 设计灵活性 Typ的低静态电流。 60μA 延长电池寿命 极低压差:200 mV典型值。在Iout = 0.5 A(1.8V版本) 扩展电池范围 1 kHz PSRR时高75 dB 适用于噪声敏感电路 内部软启动 限制浪涌电流 室温下±0.8%精度 高输出电压精度 热关断和限流保护 保护产品和系统免受损坏 使用小型1μF陶瓷电容器稳定 节省PCB空间和系统成本 应用 终端产品 灯光 仪器设备 相机,摄像机,Se nsors 相机 摄...
发表于 07-29 22:02 259次 阅读
NCV8177 LDO稳压器 500 mA 高PSRR 带使能

NCP186 LDO稳压器 1 A 超低压差 高PSRR 带使能

是一款超低压降稳压器,可提供高达1 A的负载电流,并在-40至85℃范围内保持1.0%的出色输出电压精度。工作输入电压范围为1.8 V至5.5 V,使该器件适用于锂离子电池供电的产品以及后调节应用。该产品提供多种固定输出电压选项,其他产品可根据要求提供,范围为1.2 V至3.9 V.NCP186具有完全的过热保护和输出短路保护。小型8引脚XDFN6 1.2 mm x 1.6 mm封装使该器件成为可能特别适用于空间受限的应用。 特性 优势 1.8 V至5.5 V工作输入电压范围 适用于锂离子电池或后期调节应用 多种固定输出电压选项及其他可根据要求提供1.2 V至3.9 V 设计灵活性 Typ的低静态电流。 90μA 延长电池寿命 极低压差:100 mV典型值。在Iout = 1 A(3.0V版本) 扩展电池范围 1 kHz PSRR时高75 dB 适用于噪声敏感电路 内部软启动 限制浪涌电流 在-40至85℃温度范围内的±1.0%精度 高输出电压精度 热关断和限流保护 保护产品和系统免受损坏 使用小型1μF陶瓷电容器稳定 节省PCB空间和系统成本 应用 终端产品 电池供电设备 便携式通讯设...
发表于 07-29 22:02 172次 阅读
NCP186 LDO稳压器 1 A 超低压差 高PSRR 带使能

NCP176 LDO稳压器 500 mA 超低压降 高PSRR 带使能

是一款超低压差稳压器,可提供高达0.5 A的负载电流,并在25°C时保持0.8%的出色输出电压精度。工作输入电压范围为1.4 V至5.5 V,使该器件适用于锂离子电池供电产品以及后调节应用。该产品提供3.3 V固定输出电压选项,其他电压选项可根据要求提供,范围为0.7 V至3.6 V.NCP176具有完全的过热保护和输出短路保护。小型6引脚XDFN6 1.2 mm x 1.2 mm封装使该设备特别适用于空间受限的应用程序。 特性 优势 1.4 V至5.5 V工作输入电压范围 适用于锂离子电池或后调节应用 几种固定输出电压可根据要求提供的选项和其他选项范围为0.7 V至3.6 V 设计灵活性 Typ的低静态电流。 60μA 延长电池寿命 极低压降:130 mV典型值。在Iout = 0.5 A(2.5V版本) 扩展电池范围 1 kHz PSRR时高75 dB 适用于噪声敏感电路 内部软启动 限制浪涌电流 室温下±0.8%精度 高输出电压精度 热关断和限流保护 保护产品和系统免受损坏 使用小型1μF陶瓷电容器稳定 节省PCB空间和系统成本 应用 终端产品 电池供电设备 便携式通信设备 相机,...
发表于 07-29 22:02 107次 阅读
NCP176 LDO稳压器 500 mA 超低压降 高PSRR 带使能