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英特尔讲解纳米IC设计面临的4个主要挑战

我快闭嘴 来源:华强电子网 作者:华强电子网 2020-09-08 13:38 次阅读

设计自动化大会的小组讨论吸引了来自全球最大的EDA用户的一些代表,谈论的重点常常转向工艺可变性的影响,但是,设计成本、芯片密度和电源管理也引起了代表们的高度关注。

在题为“IC纳米竞赛”的讨论中,主持人、Mentor Graphics的主席兼首席执行官Wally Rhines,要求与会者描述“电子行业所面临的最重要问题”,包括来自ST、英特尔TI三星和TSMC的小组代表开始了讨论。

“我最大的担心是65nm、45nm、32nm工艺节点的可变性问题,”三星电子的副总裁Ho-Kyu Kang说,“关键设计规则每隔一年就收缩30%,但是,可变性却没有按照相同的规则收缩,所以,随着设计规则的收缩,可变性就越来越大。”ST公司预测在45nm以下节点会出现设计工具解决方案的“青黄不接”的局面,ST公司中央CAD副总裁Philippe Magarshack说:“我们一方面要解决受限设计规则(RDR)的问题,另一方面,要寻求各种办法预测系统的可变性,并在设计中加以解决,而不是仅仅留出设计余量。”

在先进的工艺节点,Magarshack补充说,模拟RF设计将更具有挑战性;较低的器件工作电压会引起对功率的担忧;而复杂性将增长。他说,所需要的是通过聚集包括系统级设计、硬件/软件协同验证和虚拟原型的一个“生态系统”,来减轻设计的复杂性。

根据TI公司硅技术开发副总裁Dennis Buss的介绍,整个行业目前面临的最大挑战是定制设计的成本高昂,由于设计成本大约有5000万美元,他说:“小批量生产的ASIC将成为历史。”成本受到电源管理需求、参数变化和包括模拟元件的系统级芯片集成等因素的重要影响,他补充说。

“我认为将来面临的挑战是架构、设计和工艺技术的协同开发问题,”Buss表示,由于目前需要应对电源管理、可变性和模拟/RF集成等相互交织的问题,保持开发过程相互独立是不可行的。

英特尔公司低功耗IA和技术组副总裁兼总经理Gadi Singer概要介绍了纳米设计面临的4个主要挑战:一是日益增加的密度,会导致逻辑容量巨大;二是复杂性日益增加,例如多电源域技术;三是计算和通信的融合,创造了低功耗的需求;四是上市时间面临的挑战。

为了解决这些问题,EDA供应商要开展“四维”之战,Singer说,第一维是转向更高层次的抽象;第二维是让全部平台“靠边站”;第三维是可制造性设计(DFM);第四维是“时间”,即更快的设计周转时间。

事情并没这么坏,TSMC设计和技术平台的副总裁Fu-Chieh Hsu说:“类似电源、设计成本和集成等问题都可以成功地得到解决,如果我们持续与制造商、客户、IP供应商和EDA提供商协力合作的话。”

尽管面对这些挑战,小组讨论的参与者都表示,他们正在开展65nm设计,并将在今年晚些时候或明年开展45nm原型设计。

小组讨论中的一个话题是受限设计规则(RDR),它被许多观察家视为未来45nm和32nm的技术趋势。但是,RDR不会取代对DFM的需求,参与小组辩论的专家表示。

“我们已经采用RDR有很长时间了,它们只是更为严格的限制而已,”TI的Buss说,“但是,你要小心,怎样才能把多个门(注释:原文为poly)放在同一方向或把引脚间隔设置得不要太宽以免浪费面积?”更严格的设计规则,他强调说,还必须让设计工程师随着采用更小的工艺节点,能够设计出面积更小的芯片。

“对DFM的投资绝对是必不可少的,”英特尔的Singer说。在英特尔,他表示,DFM包括设计规则、建模、光学接近校正(OPC)。Singer和其它发言人都注意到了基于模型的DFM的重要性。

然而,对于是否需要统计时序分析工具,却引发了一些辩论。“统计时序是个好点子,只要你不把某种变化当成是具有统计特性的变化,”TI的Buss说,“大概只有一件事情是真正具有统计意义的,那就是随机掺杂波动;至于其它对象,统计时序可能会给出错误的答案。”

“在现实生活中,我认为无法精确预测温度和电压的变化,”ST的Magarshack说,“我们可能采取统计方法来补偿这些未知的变化。”

小组讨论一致认为,电源是65nm和45nm的关键问题,然而,Singer表示,电源目前与其它设计流程是分别运行的。所需要的是,他说,要让电源管理从架构级就开始介入,直到物理层面。“采用一体化设计流程是至关重要的,最终会得到正确的结果,”他说。

许多参与小组讨论的专家表示,电子系统级(ESL)设计将是65nm和45nm设计领域最有发展前途的技术。“电子行业具备很强的RTL到GDSII系统设计能力,但是,我们已经沿用至今达20年之久,”Singer表示,“ESL绝对是解决未来更为复杂设计问题的必不可少的工具。”
责任编辑:tzh

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