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帧同步系统的工作原理及如何基于FPGA实现其设计

2020-01-08 16:30 次阅读

1、 引言

数字通信时,一般以一定数目的码元组成一个个“字”或“句”,即组成一个个“帧”进行传输,因此帧同步信号的频率很容易由位同步信号经分频得出,但每个帧的开头和末尾时刻却无法由分频器的输出决定。为此,帧同步的任务就是要给出这个“开头”和“末尾”的时刻。通常提取帧同步信号有两种方法:一类是在信息流中插入一些特殊的码组作为每帧的头尾标记。另一类则不需要加入码组,而是利用数据码组本身之间彼此不同的特性实现同步。这里采取第一种方法——连贯式插人法实现帧同步。所谓连贯式插入法就是在每帧开头插入帧同步码。所用的帧同步码为巴克码,巴克码是一种具有特殊规律的非周期序列,其局部自相关函数具有尖锐的单峰特性,这些特性正是连贯式插入帧同步码组的主要要求之一。因此,这里提出帧同步系统的FPGA 设计与实现。

2 、帧同步系统的工作原理

实现帧同步的关键是把同步码从一帧帧数据流中提取出来。本设计的一帧信码由39位码元组成。其中的巴克码为1110010七位码,数据码由32位码元组成。只有当接收端收到一帧信号时,才会输出同步信号。帧同步系统的设计框图如图1所示。

帧同步系统的工作原理及如何基于FPGA实现其设计

帧同步系统工作状态分捕捉态和维持态。同步未建立时系统处于捕捉状态,状态触发器Q端为低电平,一旦识别器输出脉冲,由于Q端为高电平,经或门使与门1输出”1”,同时经或门使与门3输出也为”1”,对分频计数器模块清零。与门1一路输出至触发器的S端,Q端变为高电平,与门4打开,帧同步输出脉冲。系统由捕捉态转为维持态,帧同步建立。

当帧同步建立后,系统处于维持态。假如此时分频器输出帧同步脉冲,而识别器却没有输出,这可能是系统真的失去同步,也可能是偶然干扰引起的,因此在电路中加入一个保护电路。该保护电路也是一个分频计数器,只有在连续若干次接收不到帧同步信号时,系统才会认为同步状态丢失,由于丢失同步的概率很小,因此这里系统设置分频计数器值为5,也就是说连续5帧接收不到帧同步信号,系统才认为丢失同步状态。当然分频值可设置其他值,但该值越大,同步维持态下漏识别概率也越大。与门1的一路输出置5分频器的使能端,使之开始计数,当计数满时会输出一个脉冲使状态触发器置零,从而无帧同步信号输出,同步电路又进入捕捉态。

3 、帧同步电路功能模块的建模与实现

3.1 巴克码识别模块

该模块的功能主要是把帧同步码巴克码从数据流中识别出来。识别器模块如图2所示。

帧同步系统的工作原理及如何基于FPGA实现其设计

图2中第1部分模块ZCB主要完成串并转换和移位功能,由7个D触发器和3个非门实现。第2部分模块AND7作用:只有当巴克码1110010准确输人时,识别器的输出才会为”1”。因为输出的巴克码识别信号将直接影响后续同步保护电路,因此准确地输出巴克码,才能避免产生假同步现象。AND7可简洁准确识别巴克码。图3为巴克码识别模块仿真图,其中,bakeshibie为识别器的输出;fenpin39为39分频计数器的输出端;zin为输入的数据;zclk为时钟信号。

帧同步系统的工作原理及如何基于FPGA实现其设计

3.2 分频计数器模块

本设计采用2个带清零的分频计数器,分别为39分频计数器和5分频计数器。其中,39分频计数器可满足7位巴克码+4字节数据的要求。当39分频器输出一个脉冲时,识别器也应输出一个脉冲,只要其相位对应输出,就能提取出帧同步信号。

39分频计数器的仿真图如图4所示,其中clk为时钟信号端;clr为时钟清零端;output为输出端。

帧同步系统的工作原理及如何基于FPGA实现其设计

3.3 同步保护模块

系统进入维持态时就需要同步保护电路保护帧同步信号。这部分电路由时钟控制模块、基本RS触发器模块和5分频计数器组成,其中,时钟控制模块和基本RS触发器模块的主要功能是状态转换和控制输出帧同步脉冲。对于RS触发器值得注意的是:如果R=0和 S=“0后同时发生由0至1的变化”,则输出端Q和Q都要由1向0转换,Q和Q端输出就会为任意态,这就是冒险竞争现象。当产生冒险竞争后,由于触发器的输出为任意态,就会导致整个系统的输出为任意态。解决方法是在系统中加入时钟控制模块控制触发器的复位端,确保不出现任意状态,使系统工作状态稳定。5分频器在识别器模块无输出时,这可能是系统真正失步也可能是偶尔干扰所致,只有连续5次这种情况系统才会真正认为失步。保护模块仿真图如图5所示,其中, zhengout为帧同步输出信号;clk为时钟信号;data为输入的信码;q为RS触发器的Q端;fenpin39为39分频计数器的输出端。

帧同步系统的工作原理及如何基于FPGA实现其设计

4、 帧同步系统顶层文件设计

所谓顶层文件设计就是把所涉及到的各个模块放在一起,形成一个便于阅读的图形方式,在编译各个模块时,如果设计没有错误。系统就会创建一个代表该模块的符号文件,可以被高层设计所调用。本设计中各模块通过VHDL语言进行设计,在 QuartusⅡ开发软件下编译通过。采用Altera公司Cvclone系列的EP1C12Q240C8器件,并且帧同步电路仅用到该器件不到1%的逻辑单元。顶层设计图形如图6所示。图6中,ZCB和AND7(七输入与门)为巴克码识别器;CLKCONTR为时钟控制器;FENPIN5为5分频器计数器;FENPIN39为39分频器计数器;RS_CLK为RS触发器。

帧同步系统的工作原理及如何基于FPGA实现其设计

实验结果分析:在Quartus II环境下,时钟clk的周期为200μs,当时钟周期设定的值很小时,比如纳秒级别,系统则极易出现冒险竞争现象,因此要将时钟周期的值设定的大一些。 data为输入的数据流,为了便于仿真,只在数据流中加入3组巴克码。bakeshibie为巴克码识别器的输出,当巴克码出现后,触发器的Q端变为高电平,系统进入维持态,此时5分频计数器开始计数,若在未计满5次时再次出现巴克码,则5分频计数器重新开始计数,若计满5次仍未出现巴克码,则系统彻底丢失同步状态,Q端变为低电平,系统进入捕捉态。总体设计时序仿真图如图7所示。由于此帧同步系统要应用在DPSK解调中,所以帧同步系统仿真的时钟频率要与DPSK解调的时钟频率一致。仿真时要注意码元的传输方向即巴克码是高位先发送还是低位先发送,这将影响到仿真质量。

帧同步系统的工作原理及如何基于FPGA实现其设计

5、 结论

详细阐述各模块功能,实现方法及仿真图形,系统对帧同步码(巴克码)作出严格限制,即系统只有在严格收到帧同步码后才会有帧同步信号输出,提高系统的可靠性。保护电路设计有效降低漏同步和假同步的概率,时钟控制的RS触发器保证了同步系统状态的正确转换。同步系统各项技术指标均符合要求,工作正确可靠,有较高使用价值。

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MC12093 ÷·2 ÷·4 ÷·8,1.1 GHz低功耗预分频器

MC10EP139 3.3 V / 5.0 V ECL÷·2/4 ÷·4/5/6分频器

100EP139的低偏斜除以2/4,除以4/5/6时钟生成芯片,专为低偏移时钟生成应用而设计。内部分频器彼此同步,因此,公共输出边缘都精确对准。该器件可由差分或单端ECL驱动,如果使用正电源,则可由LVPECL输入信号驱动。此外,通过使用V BB 输出,正弦源可以交流耦合到器件中。如果要使用单端输入,则V BB 输出应连接到CLKbar输入,并通过0.01uF电容旁路至地。 公共使能(ENbar) )是同步的,只有当内部时钟已经处于低电平状态时才会启用/禁用内部分频器。这可以避免在使能异步控制时启用/禁用器件时在内部时钟上产生欠幅脉冲的可能性。内部使能触发器在输入时钟的下降沿进行时钟控制,因此,所有相关的规范限制都以时钟输入的下降沿为参考。 启动时,内部触发器将达到随机状态;因此,对于使用多个EP139的系统,必须断言主复位(MR)输入以确保同步。对于仅使用一个EP139的系统,不需要执行MR引脚,因为内部分频器设计可确保除以2/4和单个器件的4/5/6输出之间的同步。所有V CC 和V EE 引脚必须外接电源才能保证正常工作。 100系列包含温度补偿。 特性 最大频率> 1.0 GHz典型 50ps输出输出偏差 PECL...
发表于 04-18 21:52 41次 阅读
MC10EP139 3.3 V / 5.0 V ECL÷·2/4 ÷·4/5/6分频器

MC10EP33 3.3 V / 5.0 V ECL÷·4分频器

100EP33是一个4分频器的集成分频器。差分时钟输入。 V BB 引脚是内部生成的电源,仅适用于此器件。对于单端输入条件,未使用的差分输入连接到V BB 作为开关参考电压。 V BB 也可以重新连接AC耦合输入。使用时,通过0.01 uF电容去耦V BB 和V CC ,并限制电流源或吸收至0.5mA。不使用时,V BB 应保持打开状态。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP33。 100系列包含温度补偿。 特性 320ps传播延迟 最高频率> 4 GHz典型 PECL模式工作范围:V CC = 3.0 V至5.5 V,V EE = 0 V NECL模式工作范围:V CC = 0 V,V EE = -3.0 V至-5.5 V 打开输入默认状态 输入安全夹 Q输出将输入打开或V EE V BB 输出 无铅封装可用 应用 锁相循环 电路图、引脚图和封装图...
发表于 04-18 21:51 34次 阅读
MC10EP33 3.3 V / 5.0 V ECL÷·4分频器

MC10EL32 5.0 V ECL÷·2分频器

/ 100EL32是一个由2分频器组成的分频器。差分时钟输入和V BB 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.01 F电容将V BB 输出旁路至地。另请注意,V BB 仅用作EL32上的输入偏置,V BB 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL32。 100系列包含温度补偿。 特性 510ps传播延迟 3.0GHz切换频率 ESD保护:> 1 KV HBM,> 100 V MM PECL模式运行范围:V CC = 4.2 V至5.7 V,V EE = 0 V NECL模式工作范围:V CC = 0 V,V EE = -4.2 V至-5.7 V CLK(s)和R上的内部输入下拉电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D Flammabili评级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管Count = 82个设备 应用 锁相循环 电路图、引脚图和封装图...
发表于 04-18 21:50 58次 阅读
MC10EL32 5.0 V ECL÷·2分频器

MC10EL33 5.0 V ECL÷·4分频器

/ 100EL33是一个集成的÷4分频器。差分时钟输入和V BB 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.015F电容将V BB 输出旁路至地。另请注意,V BB 仅用于EL33上的输入偏置,V BB 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL33。 100系列包含温度补偿。 特性 650ps传播延迟 4.0GHz切换频率 ESD保护:> 1 KV HBM,> 100 V MM PECL模式运行范围:V CC = 4.2 V至5.7 V,V EE = 0 V NECL模式工作范围:V CC = 0 V,V EE = -4.2 V至-5.7 V CLK(s)和R上的内部输入下拉电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D Flammabili评级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管计数= 95个设备 无铅封装可用 电路图、引脚图和封装图...
发表于 04-18 21:50 36次 阅读
MC10EL33 5.0 V ECL÷·4分频器

MC100EP33 3.3 V / 5.0 V ECL÷·4分频器

信息 MC10 / 100EP33是一个由4分频器组成的分频器。差分时钟输入。 V 引脚是内部生成的电源,仅适用于此器件。对于单端输入条件,未使用的差分输入连接到V 作为开关参考电压。 V 也可以重新连接AC耦合输入。使用时,通过0.01 uF电容去耦V 和V ,并限制电流源或吸收至0.5mA。不使用时,V 应保持开路。复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP33。 100系列包含温度补偿。 320ps传播延迟 最大频率> 4 GHz典型 PECL模式工作范围:V = 3.0 V至5.5 V,V = 0 V NECL模式工作范围:V = 0 V且V = -3.0 V至-5.5 V 打开输入默认状态 输入上的安全钳 Q输出打开或V V 输出 无铅封装可用 电路图、引脚图和封装图...
发表于 04-18 21:05 24次 阅读
MC100EP33 3.3 V / 5.0 V ECL÷·4分频器

NBSG53A 具有复位和OLS的2.5 V / 3.3 V可选差分时钟/数据D触发器/时钟分频器

A是一个多功能差分D触发器(DFF)或固定2分频(DIV / 2)时钟发生器。这是GigaComm高性能硅锗产品系列的一部分。提供可绑定的控制引脚以在两个功能之间进行选择。该器件采用扁平4x4 mm 16引脚倒装芯片BGA(FCBGA)封装。 NBSG53A是一款具有数据,时钟,OLS,复位和选择输入的器件。差分输入采用内部50欧姆端接电阻,可接受NECL(负ECL),PECL(正ECL),CMOS,CML或LVDS。 OLS输入用于在五个不连续的步骤中编程0到800 mV之间的峰峰值输出幅度。 RESET和SELECT输入是单端的,可以使用LVECL或LVCMOS输入电平驱动。 数据在时钟的上升沿传输到输出。 NBSG53A的差分时钟输入允许器件也用作负边沿触发器件。 特性 最大输入时钟频率(DFF)> 8 GHz典型值 最大输入时钟频率(DIV / 2)> 10 GHz典型 210 ps典型传播延迟(OLS = FLOAT) 45 ps典型上升和下降时间(OLS = FLOAT) 可选输出电平(0 V,200 mV,400 mV,600 mV或800 mV峰峰值输出) 50Ω内部输入端接电阻 DIV / 2模式(选择低电平有效)...
发表于 04-18 21:05 75次 阅读
NBSG53A 具有复位和OLS的2.5 V / 3.3 V可选差分时钟/数据D触发器/时钟分频器

NB7V32M 1.8 V / 2.5 V 10 GHz÷·2时钟分频器 带CML输出

M是具有异步复位功能的差分2分频时钟分频器。差分时钟输入包含内部50欧姆端接电阻,可接受LVPECL,CML和LVDS逻辑电平。 NB7V32M产生输入时钟的2分频输出副本,工作频率高达10GHz,抖动最小。复位引脚在上升沿置位。上电时,内部触发器将达到随机状态; Reset允许在系统中同步多个NB7V32M。 16mA差分CML输出提供匹配的内部50欧姆端接,当外部接收器以50欧姆端接至VCC时,可确保400mV输出摆幅。 NB7V32M是NB7L32M 2.5V / 3.3V的1.8V / 2.5V版本,采用扁平3mm x 3mm 16引脚QFN封装。 特性 最大输入时钟频率> 10 GHz,典型值 随机时钟抖动...
发表于 04-18 21:05 56次 阅读
NB7V32M 1.8 V / 2.5 V 10 GHz÷·2时钟分频器 带CML输出

NB7N017M 带CML输出的8位分频器

7M是一款高速8位双模可编程分频器/预分频器,具有16 mA CML输出,能够在大于3.5 GHz的输入频率下进行切换。 CML输出结构包含到VCC的内部50欧姆源端接电阻。该器件可为VCC产生400 mV输出幅度,50欧姆接收电阻。这种I / O结构可以在50欧姆系统中轻松实现NB7N017M。 差分输入包含50欧姆的VT焊盘终端电阻,所有差分输入接受RSECL,ECL,LVDS,LVCMOS,LVTTL和CML。内部,NB7N017M使用大于3.5 GHz的8位可编程降压计数器。选择引脚SEL用于在两个字Pa(0:7)和Pb(0:7)之间进行选择,它们分别存储在REGa和REGb中。两个并行加载引脚PLa和PLb分别用于加载电平触发编程寄存器REGa和REGb。可提供差分时钟使能CE引脚。 NB7N017M提供差分输出TC。当计数器达到全零状态时,终端计数输出TC在一个时钟周期内变为高电平。为降低输出相位噪声,TC通过上升沿触发锁存器重新定时。 特性 最大输入时钟频率> 3.5 GHz典型值 50欧姆内部输入和输出端接电阻器 所有单端控制引脚兼容CMOS和PECL / NECL 使用REGa和REGb中存储的两个单端字,Pa和...
发表于 04-18 21:05 82次 阅读
NB7N017M 带CML输出的8位分频器

NB7V33M 时钟分频器 ÷4,10 GHz 1.8 V / 2.5 V 带CML输出

M是一个带有异步复位的差分4分频时钟分频器。差分时钟输入包含内部50欧姆端接电阻,可接受LVPECL,CML和LVDS逻辑电平。 NB7V33M产生一个输入时钟的div 4输出副本,工作频率高达10GHz,抖动最小。复位引脚在上升沿置位。通电后,内部触发器将达到随机状态。 Reset允许在系统中同步多个NB7V33M。 16mA差分CML输出提供匹配的内部50欧姆端接,当外部接收器以50欧姆端接到VCC时,提供400mV输出摆幅。 NB7V33M是NB7V32M(div 2)的div 4版本,采用扁平3mm x 3mm 16引脚QFN封装。 NB7V33M是GigaComm系列高性能时钟产品的成员。 特性 最大输入时钟频率> 10 GHz,典型值 260 ps典型传播延迟 35 ps典型上升和下降时间 差分CML输出,400 mV peaktopeak,典型 内部50欧姆输入端接电阻器 随机时钟抖动...
发表于 04-18 21:05 181次 阅读
NB7V33M 时钟分频器 ÷4,10 GHz 1.8 V / 2.5 V 带CML输出

MC100EL33 5.0 V ECL÷·4分频器

信息 MC10EL / 100EL33是一个集成的÷4分频器。差分时钟输入和V 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.015F电容将V 输出旁路至地。另请注意,V 仅用作EL33的输入偏置,V 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL33。 100系列包含温度补偿。 650ps传播延迟 4.0GHz切换频率 ESD保护:> 1 KV HBM,> 100 V MM PECL模式工作范围:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范围:V = 0 V,V = -4.2 V至-5.7 V 内部输入下拉CLK(s)和R上的电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D 可燃性等级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管数= 95器件 无铅封装可用...
发表于 04-18 20:59 87次 阅读
MC100EL33 5.0 V ECL÷·4分频器

NB7L32M ÷·2分频器 带CML输出

M是一款集成/ 2分频器,具有差分时钟输入和异步复位。 差分时钟输入采用内部50Ω端接电阻,可接受LVPECL(正ECL),CML或LVDS。高频复位引脚在上升沿有效。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个NB7L32M。 差分16 mA CML输出提供匹配的内部50Ω端接,当外部接收器端接50Ω至VCC时,可保证400 mV输出摆幅(见图16) 。 该器件采用小型3x3 mm 16引脚QFN封装。 特性 最大输入时钟频率14 GHz典型 200 ps最大传播延迟 30 ps典型的上升和下降时间...
发表于 04-18 20:58 86次 阅读
NB7L32M ÷·2分频器 带CML输出

NB6N239S 3.3 V任何差分时钟到LVDS ÷·1/2/4/8和÷·2 / 4/8/16时钟分频器

9S是一款高速,低偏移时钟分频器,带有两个分频电路,每个分频电路具有可选择的时钟分频比; Div1 / 2/4/8和Div 2/4/8/16。两个分压器电路都驱动LVDS兼容输出。 NB6N239S是ECLinPS MAX TM 系列高性能时钟产品的成员。 特性 最大时钟输入频率,3.0 GHz( 1.5 GHz与Div 1) 输入与LVDS / LVPECL / CML / HSTL兼容 120ps典型的上升/下降时间
发表于 04-18 20:58 83次 阅读
NB6N239S 3.3 V任何差分时钟到LVDS ÷·1/2/4/8和÷·2 / 4/8/16时钟分频器

MC100EL32 5.0 V ECL÷·2分频器

信息 MC10EL / 100EL32是一个由2分频器组成的分区。差分时钟输入和V 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.01 F电容将V 输出旁路至地。另请注意,V 仅用作EL32的输入偏置,V 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL32。 100系列包含温度补偿。 510ps传播延迟 3.0GHz切换频率 ESD保护:> 1 KV HBM,> 100 V MM PECL模式工作范围:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范围:V = 0 V,V = -4.2 V至-5.7 V 内部输入下拉CLK(s)和R上的电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D 可燃性等级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管数= 82个设备 < / UL>...
发表于 04-18 20:53 93次 阅读
MC100EL32 5.0 V ECL÷·2分频器

MC10EP32 3.3 V / 5.0 V ECL÷·2分频器

100EP32是一个集成的2分频器,具有差分CLK输入。 V BB 引脚,一个内部产生的电源,仅适用于该器件。对于单端输入条件,未使用的差分输入连接到V BB 作为开关参考电压。 V BB 也可以重新连接AC耦合输入。使用时,通过0.01μF电容去耦V BB 和V CC ,并限制电流源或吸收至0.5mA。不使用时,V BB 应保持打开状态。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP32。 100系列包含温度补偿。 特性 350ps典型传播延迟 最高频率> 4 GHz典型 PECL模式工作范围:V CC = 3.0 V至5.5 V V EE = 0 V NECL模式工作范围:V CC = 0 V V EE = -3.0 V至-5.5 V 打开输入默认状态 输入的安全钳位 Q输出将在输入打开或V EE 无铅封装可用 应用 减少替代CMOS和TTL技术的系统时钟偏差。 电路图、引脚图和封装图...
发表于 04-18 19:13 127次 阅读
MC10EP32 3.3 V / 5.0 V ECL÷·2分频器

MC100EP32 3.3 V / 5.0 V ECL÷·2分频器

信息 MC10 / 100EP32是一个集成的2分频器,带有差分CLK输入。 V 引脚,一个内部产生的电源,可用于这个设备只。对于单端输入条件,未使用的差分输入连接到V 作为开关参考电压。 V 也可以重新连接AC耦合输入。使用时,通过0.01μF电容去耦V 和V ,并限制电流源或吸收至0.5mA。不使用时,V 应保持开路。复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP32。 100系列包含温度补偿。 350ps典型传播延迟 最大频率> 4 GHz典型 PECL模式工作范围:V = 3.0 V至5.5 V V = 0 V NECL模式工作范围:V = 0 V ,其中V = -3.0 V至-5.5 V 打开输入默认状态< / li> 输入安全钳位 Q输出打开或V 无铅封装可用时默认为低电平 < / DIV>电路图、引脚图和封装图...
发表于 04-18 18:59 65次 阅读
MC100EP32 3.3 V / 5.0 V ECL÷·2分频器

MC14521B 24级分频器

1B由一系列24个触发器组成,其输入电路允许三种工作模式。输入将用作晶体振荡器,RC振荡器或外部振荡器的输入缓冲器。每个触发器将前一个触发器的频率除以2,因此该部分将计数到2 24 = 16,777,216。计数在时钟的负前沿上前进。最后七个阶段的输出可用于增加灵活性。 特性 所有阶段都可重置 复位禁用RC振荡器以实现低待机功耗 RC和晶体振荡器输出能够驱动外部负载 测试模式以缩短测试时间 V DD '和V SS '晶体振荡器逆变器上的引脚,允许连接外部电阻器以实现低功耗操作 电源电压范围= 3.0 Vdc至18 Vdc 能够在额定温度范围内驱动两个低功耗TTL负载或一个低功耗肖特基TTL负载。 无铅封装可用 电路图、引脚图和封装图...
发表于 04-18 18:54 74次 阅读
MC14521B 24级分频器