一种选择序列的并行折叠计数器
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随着纳米工艺的发展和芯片尺寸的增大，芯片的集成度和设计复杂度越来越高，芯片测试的目标故障、测试数据量测试应用时间也显著增长。另一方面，昂贵的自动测试设备（ Automatic Test Equipment，ATE）的通道数和带宽极其有限。因此，研究如何在保障芯片测试故障覆盖率的前提下，压缩测试数据，减少测试应用时间，降低测试成本，具有十分重要的意义。
为了减少测试应用时间并保证高测试数据压缩率，提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上，通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列，避免了无用和冗余的测试序列的生成。ISCAS标准电路的实验结果表明，该方案的平均测试数据压缩率为94. 48%，平均测试应用时间为类似方案的15. 31%。
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