SOC技术概述

SOC技术概述

半导体核心技术的发展推动SOC时代的到来
SOC特点
SOC对产业所产生的巨大冲击
SOC面临的商业挑战
SOC面临的技术挑战
SOC设计技术简介
SOC设计过程的质量保证

半导体核心技术的发展推动SOC时代到来
系统级芯片(System on Chip) SOC可定义为具备完整系统构架与功能的晶片，其构架包含可执行控制/运算或信号处理功能的处理器、记忆体、周边电路及系统IP特定逻辑电路。
20世纪90年代后期，随着半导体加工技术跨人深亚微米时代，可提供晶体管门电路在百万以上的设计和加工能力，使SOC的概念有了实现的可能。

作为ASIC(Application Specific IC)设计方法学中的新技术，SOC始于20世纪90年代中期。

1994年Motorola公司发布的Flex CoreTM系统(用来制作基于68000TM和PowerPCTM的定制微处理器)和1995年LSI Logic公司为SONY公司设计的SOC，是基于IP(Intellectual Property)核完成SOC设计的最早报道。由于SOC可以充分利用已有的设计积累，显著地提高ASIC的设计能力，因此发展非常迅速。
进入21世纪，标志着ASIC设计时代结束，崭新的SOC时代的到来。

为了适应科技发展和市场竞争的需要，系统设计者不断寻求更短的上市时间，更高的性能和更低的成本，所有这些都是推动SOC需求的主要因素。世界SOC市场1998年只有57亿美元，而到2003年已经达到了265亿美元，市场保持36％的年增长率。

作为IC设计技术和未来市场的走向，SOC也逐渐受到了国内IC行业的重视。

SOC技术的特点
半导体工艺技术的系统集成

软件系统和硬件系统的集成
SOC具有以下几方面的优势，因而创造其产品价值与市场需求：

降低耗电量
减少体积
增加系统功能
提高速度
节省成本

SOC对产业产生的巨大冲击                               一. 从产品迈向解决方案
以前，IC产业者可以单凭系统中特定功能的离散IC，如微处理器、周边IC或界面IC，在市场上创造不错的业绩。

一旦跨入SOC时代，单一SOC便可含括某一特定应用的完整系统功能，此产品趋势将导致市场领域的细化与业者间的跨界竞争。

SOC对产业产生的巨大冲击           二. 系统业者/IC产品业者分工模式的改变
SOC会促使系统产品硬件规划的附加价值，由系统业者端向IC产品业者端移动。

对系统业者而言，以硬件设计与组装来降低生产成本或增加性能与功能的能力将为之减弱，所以必须靠其他要素来维持自身附加价值。除了可强化品牌/通路外，产品本身的优势则将转进至IC功效的发挥或应用软件的支援。
对IC产品业者而言，在供应链中的附加价值等可进一步提升，更有机会在供应链间利润重分配的过程中取得主动权。而供应链中IC产品业者与终端消费者间的距离亦将得以压缩。

此外，在系统业者与IC产品业者分工模式改变的情况下，系统业者内部研发资源亦将逐步向IC产品业者流动。

SOC对产业产生的巨大冲击               三. 供应链各部门间联盟合作之风盛行
由于打造SOC需要软件、硬件、IC设计、IC制造、封装、测试、半导体设备、IP、IC设计服务与EDA业者间价值活动的整台方得以实现，其牵连到的各产业部门非常广泛，且单一部门／业者往往无力于公司内部建置所有资源，而必须向外取得，因此跨各产业部门间的联盟合作将颇为盛行。

由于IC产品业者由于无法接触到“终端客户”，对系统需求的掌握度往往不够精确，因此促使IC产品业者与系统业者结盟，共同进行产品定义，以使SOC产品能在市场上获得成功。

SOC对产业产生的巨大冲击                                     四.晶圆制造的生态变动
SOC对晶圆制造的生态分布将造成莫大打击。

目前晶圆制造业者可分为晶圆代工、逻辑/非挥发性记忆体IDM厂、DRAM厂等族群，各族群有着不同的核心能力。

SOC则适于晶片内整合不同的功能线路区块，此产品的改变打破了传统制程上、产品上的分别，乃至晶圆制造族群间的界限，各族群将由自身核心竞争力出发，寻求最有利于自己的SOC产品定义方式，规划一条自目前产业位置至SOC时代的演化之路，并期待能在跨族群的竞争下抢占上风。

SOC对产业产生的巨大冲击                                     五. IC业的虚拟再集成

今天IC业和许多构成IC业价值链的焦点专业分层，将继续沿着已经走了十几年的分工之路走下去，即从垂直结构逐步向水平结构过渡。这种分工促进了SOC技术的成长，缩短了上市周期，降低了芯片造价，提高了经营效率。

分工的发展经历了两个阶段：第一个阶段是20世纪80年代后期的设计与加工分离。在这个阶段，从事设计的无生产线（Fabless）公司销售产品，但不拥有加工条件；而加工公司专门提供加工服务。负担着芯片加工设施大量开支的加工公司，基本上可以不用面对产品公司跨入IC业时所面临的风险。

第二个阶段是20世纪90年代末独立lP供应商的出现。SOC技术的复杂度很高，大大加重了设计负担，于是，产生了对验证好的第三方IP核的需求，以简化多功能芯片的设计。在这个阶段，加工公司再提供IP硬核，以及加速经过验证的IP核向更小几何尺寸移植等方面扮演着重要的角色。因此，加工公司处于未来开放式IP时代的焦点，将促进系统设计、IC设计、第三方IP和电子设计自动化等这些商业增值活动的虚拟再集成。
SOC趋势将进一步加速分工的进化。分析家预测，设计服务和IP将成为分工的主旨，然后是纯粹的加工。第三方IP供应商将为无生产线公司、集成器件制造商和系统设计公司进一步减少进入市场和缩短上市周期方面的种种障碍。
分工进化有几个主要的推动力量：

第一，使用委托加工是进入IC业的一个低风验、很有竞争力的途径。使用加工服务，无生产线公司进入市场时，没有加工工厂的沉重经济负担。而且，IC业也经历反复的商业周期。在衰退期时，使用加工的IC公司有低得多的固定成本，会更有竞争力；

第二，SOC趋势大大增加了设计复杂度，促使无加工线公司和集成器件制造商专注于它们的核心竞争产品：高层次设计和IP。
分析家预测新的IP时代要经历一个根本的改变。这个改变是系统开发和IC芯片开发将按职能划分为两部分：

一个将专门进行IP核设计

另外一个专门进行系统级集成
IC业的分工继续发展，它将从一个垂直结构变成由各个专业分层构成的水平结构。这种转变又产生了再集成为另外一个商业模型的要求，由EDA工具、库、IP核、加工等公司构成的一个紧密的相互联系的网络，要比分层关系有更高的生产率。尤其是在深亚微米设计中，这种强有力的网络保证了设计平台高性能、产品周期更短。各供应商的紧密伙伴关系为用户提供了一个完整的解决方案。在这种关系中，委托加工是核心，也是SOC发展关注的焦点，是这种虚拟再集成的组织者。无论是IP的开发、授权、SOC的加工和验证，都是围绕委托加工来进行的。

SOC所面临的商业挑战

过去，半导体业者仅需掌握生产终端产品的系统厂商的需求，SOC的趋势加使IC产品业者必须开始倾听终端产品使用者的心声，方能在产品规格与开发速度上符合市场需求。但IC产品业者并没有真正接触终端客户的管道，这是产品开发上的一大挑战。
在产品规划时，系统公司规划的是下一周期的市场，从确认需求和规格，到开发产品，乃至销售至市场，这样一周期通常至少需要一年多的时间，而IC公司则必须提早看2个周期后的市场，方能及时完成设计。因此，从选好系统客户，拿下设计订单，直到等客尸完成产品开发，系统产品销售至市场，IC产品出货量才能提升，所以IC公司必须早三、四年预测市场，而对SOC来说，要掌握足够的系统Know-How，并看到未来的市场，会是难度极高的挑战。
SOC是市场导向、应用导向的IC产品，在许多领域中产品生命周期较短，但SOC的开发整合工作往往多而复杂，这使得由设计至真正大量产品出货的时间会相对拉长，成本增加，未必能有理想获益。
当SOC的目的是在价格导向的市场时，例如PC或消费类电子产品市场，在采用SOC芯片时，所能支付的价格较低，但SOC从设计到制造的总成本会比传统的方法更高，尤其是当采用先进制程时，如此一来，产生附加价值虽高，但获利却相对有限。

此外，SOC往往需要先进的制程，但EDA工具的建置、光照成本与量产时的投片费用将十分高昂，对许多小资本的IC设计公司来说，更是进入市场的先天障碍。

SOC所面临的技术挑战
虽然SOC将带来许多市场新契机，下过，随着晶片集成度的提高与系统架构落实于晶片层次，不论在设计方法学、晶圆制程、封装、测试等方面，都面临着极大的挑战。

SOC所面临的技术挑战                                      一. SOC设计
目前，半导体业界的现象是半导体制造技术越走越快，但IC设计与验证能力却追赶不上，制造与设计间出现明显落差，成为SOC发展的最大瓶颈。SOC设计所遇到的主要技术问题在于需要一套IP重复使用与以平台为基础的设计方法学。

SOC所面临的技术挑战                                      二. SOC制造
SOC制造设计各类制程的整合，必须克服不同电路区块不同制程相容性的问题，其中较简单的是逻辑电路间的整台，难度较高的是模拟电路与逻辑电路间的整合，最难的是逻辑电路与记忆体间的整合，特别是嵌入DRAM的情况。

此类制程整合叠加的状况，全使SOC制程过于繁杂，影响技术可行性或经济效益。
而由于各种特殊制程之微缩进展不一，使得在打造SOC制程时，微缩进展最落后的功能区块部分将成为SOC之瓶颈所庄，整体的SOC制程均需迁就于其中。

以SOC的各功能模块为例，微处理器及DSP需要先进制程技术，但模拟IC却需要低阶制程技术，使用模拟技术把各个元件整合在一起后，有可能使得成本不一定是最佳情况。

SOC所面临的技术挑战                                      三. SOC封装 
在封装技术方面，改善晶片与接脚的连接方式，提高晶片与封装基板的热导传输，进而提高散热率，已是势在必行。此外，由于晶片功能提高，工作频率过高，将导致连接线上的电感效应，造成信号互相干扰所引发的杂信，因而限制晶片达到更高的性能，这是性能导向的SOC需面对的问题。

在IC朝小型化、高速化、高集成度发展的趋势下，以打线为主的传统封装技术，己无法满足未来技术需要，晶片级封装及I/O高脚位锡球封装、CSP(Chip Scale Packaging)、BGA与TAB将是未来SOC封装技术的主流。

SOC所面临的技术挑战                                      四. SOC测试  
以往测试设备商大都是针对单一功能设计机器，因此不仅是记忆体与逻辑IC的测试机台泾渭分明，就算是逻辑IC机台也会因应不同功能需求设计专属机种。

SOC趋势下，测试机台走向多功能单一机型，以测试各种逻辑、模拟与存储电路，缩短测试时间，加快测试速度，并满足客户“一机多用”的需求。
此外，随着SOC复杂度提高，要在短时间内完成测试程式设计也有困难，在设计阶段即加入测试概念，如内建自动测试技术BIST，以及可测试性设计DFT，可有效缩短测试时程与降低测试成本。

SOC设计技术简介                             一. 软硬件协同设计
SOC设计技术简介                             二. 平台化设计
由于跨入SOC时代，由应用面导致市场区隔的细化、过多的产品市场，从而将导致IC业者研发资源需求大增，并造成产品开发时程的严重负荷，这都将促使SOC产品走向平台化的设计模式，即提高设计生产力。迅速针对不同市场区隔推出SOC产品。

此SOC平台将包括微处理器／DSP、作业系统、芯片总线、关键的特定功能IP，以及完整的软/硬件设计开发环境，并具备弹性而可扩充的特性，使IC产品业者得以凭此平台，快速打造符合市场需求的产品。

SOC设计技术简介                                二. IP复用技术
数百万门规模的SOC设计，不能一切从头开始，要将设计建立在较高的层次上。

更多地采用IP复用技术，只有这样，才能较快地完成设计，保证设计成功，得到低价格的SOC，满足市场需求。

设计再利用是建立在芯核(core)基础上的，它是将已经验证的各种超级宏单元模块电路制成芯核，以便以后的设计利用。

芯核通常分为3种，一种称为硬核，具有和特定工艺相联系的物理版图，已被投片测试验证，可被新设计作为特定的功能模块直接调用；
第二种是软核，是用硬件描述语言或C语言写成，用于功能仿真；
第三种是固核(firm core)，是在软核的基础上开发的，是一种可综合的并带有布局规划的软核。
随着工艺技术的发展，深亚微米使SOC更大更复杂，这种综合方法将遇到新的问题，因为随着工艺向0.18或更小尺寸发展，需要精确处理的不是门延迟而是互连线延迟。再加之数百兆的时钟频率，信号间时序关系十分严格，因此很难用软的RTL综合方法达到设计再利用的目的。
建立在芯核基础上的SOC设计，使设计方法从电路设计转向系统设计，设计重心将从今天的逻辑综合、门级布局布线、后模拟转向系统级模拟，软硬件联合仿真，以及若干个芯核组合在一起的物理设计。

SOC设计技术简介                                三.低功耗设计
SOC因为百万门以上的集成度和数百兆时钟频率下工作，将有数十瓦乃至上百瓦的功耗；巨大的功耗给封装以及可靠性方面都带来问题，因此降低功耗的设计是SOC设计的必然要求。

SOC设计技术简介                                四.可测性设计 
SOC是将芯核和用户自己定义的逻辑(UDL)一起集成。芯核深埋在芯片中，芯核不能事先测试，只能在SOC被制造出来后作为SOC的一部分和芯片同时测试。

因此对SOC测试存在许多困难，首先，芯核是别人的，选用芯核的设计者不一定对芯核十分了解，不具备对芯核的测试知识和能力，再加之芯核深埋在芯片之中，不能用测试单个独立芯核的方法去处理集成后的芯核测试。
SOC设计技术简介                             五.深亚微米SOC的物理综合  
由于深亚微米时互连线延迟是主要延迟因素，而延迟又取决于物理版图。因此，传统的自上而下的设计方法只有在完成物理版图后才知道延迟大小。如果这时才发现时序错误，必须返回前端，修改前端设计或重新布局，这种从布局布线到重新综合的重复设计可能要进行多次，才能达到时序目标。

随着特征尺寸的减少，互连线影响越来越大。传统的逻辑综合和布局布线分开的设计方法已经无法满足设计要求。必须将逻辑综合和布局布线更紧密地联系起来，用物理综合方法，使设计人员同时兼顾考虑高层次的功能问题、结构问题和低层次上的布局布线问题。

SOC设计技术简介                                 六.设计验证技术
设计验证是设计工作中十分重要的一环，电路规模越大系统越复杂占用验证时间越长。目前市场上已经有了适合不同设计领域和设计对象的CAD工具。但如果用这些工具来验证SOC设计需将它们桉需要组合，并集成在同一环境中。
模拟电路模拟需要晶体管级模型，大部分模拟工具部是从SPICE衍生出来，由于要求解电路方程，电路越复杂模拟时间越长。利用并行结构分别进行数值解算和利用模型进行模拟，可大大提高模拟速度，能对数万元器件电路乃至芯核进行模拟。但要对整个数百万门规模的SOC进行模拟还是有困难的。

SOC设计过程的质量保证
现在，还没有验证SOC的标准方法。由于大约70％的设计工作都在验证上，验证途径标准化已经变得非常必要。
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SOC设计过程的质量保证                               以平台为基础的SOC验证
平台为基础SOC验证强调软/硬件的协同设计和仿真，验证方式上有基于数学推导的形式验证方法和基于仿真的动态功能验证。

形式验证的代码覆盖率好，但涉及较复杂的数学推导，推导本身的正确性难以把握。而且，系统较复杂时，形式验证会成为整个项目进展的瓶颈，甚至由于成本太高而不能实施。

动态验证关注整个系统或其中某些部分的仿真运行，对仿真结果做出判断和调试。
SOC设计过程的质量保证                             以模块为基础SOC的验证
SOC一般是由统一的总线结构连接起来的IP核的聚集。基于总线结构的验证模型是目前SOC中比较成熟的技术。

总线结构一般通过总线功能模型(BFM)来模拟，该模型的复杂度由总线协议来决定，分为预捆包的PLI（编程函言接口）为基础的BFM和用户定制的Verilog BFM。
一个完整测试工作台（testbench）的建立需要5要素：验证计划、测试实例、完整BFM、待测部件DUT和测试工作台。

黑盒验证方法
验证计划与设计规范
统一验证语言文本
部件级的测试实例移植到系统级
测试工作台

SOC设计过程的质量保证       可验证性设计
基于断言的代码设计