应对高速PCB设计的时序问题

　　对于广大PCB设计工程师而言，提到时序问题就感觉比较茫然。看到时序图，更是一头雾水，感觉时序问题特别深奥。其实在平常的设计中最常见的是各种等长关系，网上流传的Layout Guide也介绍了哪些线需要等长。那么是不是做到等长，就满足时序关系了呢？其实不一定，认真思考一下，在有些情况下，费尽心思做的等长反而可能是系统不工作、时序问题出错的罪魁祸首。

　　在具体介绍之前，大家可以思考一个问题：请列举平常设计中的常见等长要求？

　　1. 一般具有共性的回答是：PCI总线、CPCI总线和PCIX数据地址总线做到1000mil等长；有些回答甚至是500mil或是更小。

　　2. 对于SDRAM数据地址总线，这时有两种回答：

　　全部总线等长，等长要求在200mil以内（数值的回答并不关键。随着频率等因素数值也经常变化，以下的讨论相同。我们不关心具体要求是在多长以内，而是等长的类型）。

　　分组等长，D0~D7……，如果再问分组和什么选通（Strobe）做等长，答案更是千奇百怪（这个答案是被DDR影响了新的工程师已经很少有机会接触SDRAM了）。

　　3. DDR1、2、3：

　　数据线分组等长，DQ0~7+DQS数据组内20mil等长。

　　地址、控制、命令和CLK等长，范围稍微宽一些（±500mil左右）。

　　所有DQS和CLK等长，甚至使DDR3。做了Fly-by设计之后，继续要求等长关系。

　　4. PCIE差分组内等长在5mil以内；

　　5. PCIE差分组间等长在100mil（或者500mil）以内。

　　上面这些等长关系在工作中应该都有可能碰到，你是不是也是这么做的？有没有更深入思考过，哪些等长关系是不合理的？可以这么说，绝大部分等长设计都有相对应的时序关系；如果能够看懂相关的时序图，对等长设计将会更加清晰。上面列举等长要求的时候，其实做了分类。相对于高速总线的发展历史，其实就是三个大类：共同时钟的并行总线、源同步时钟的并行总线以及高速串行总线（如图1所示）。

　　图1：高速PCB发展趋势示意图。