电子发烧友App
下图是 用于N=二-四分频比的电路，常用双D-FF或双JK-FF器件来构成，分频比n>4的电路，则常采用计数器（如可预置计数器）来实现更为方便，一般无需再用单个FF来组合。
下图的分频电路输出占空比均为50%，可用D-FF，也可用JK-FF来组成，用JK-FF构成分频电路容易实现并行式同步工作，因而适合于较高频的应用场合。而FF中的引脚R、S(P)等引脚如果不使用，则必须按其功能要求连接到非有效电平的电源或地线上。
 |
| 图2是3分频电路，用JK-FF实现3分频很方便，不需要附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必须附加译码反馈电路，如图2所示的译码复位电路，强制计数状态返回到初始全零状态，就是用NOR门电路把Q2，Q1=“11B”的状态译码产生“H”电平复位脉冲，强迫FF1和FF2同时瞬间（在下一时钟输入Fi的脉冲到来之前）复零，于是Q2，Q1=“11B”状态仅瞬间作为“毛刺”存在而不影响分频的周期，这种“毛刺”仅在Q1中存在，实用中可能会造成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2作为输出。D-FF的3分频，还可以用AND门对Q2，Q1译码来实现返回复零。 |
 |
| 图3是可逆、可预置计数器CD4029构成的任意N分频减法计数电路，U/D接“L”电平进行减法计数，B/D接“L”电平按BCD输出码进行计数，低位的Co进位到高位的CT输入进行进位计数，按BCD计数连接可实现0-299分频，按二进制连接（B/D）端连到VDD上）可实现0-8192分频，分频比N值是由并行预置输入端P3-P0所加的数字电平来决定的，可在上述范围内任意设置。 |
 |
| 该电路每当各级CD4029均计数到全零状态时，各级的Co=“L”电平，通过3输入NOR门译码就在PE端出现正脉冲（tw宽），将各级预置设定数字（图示123）并行置入内部，再开始新的计数循环，PE端出现的瞬变脉冲就是分频后的输出信号，其周期是计数时钟CLK（即fin）周期的N倍，脉宽tw是由计数器延迟时间和NOR门延时之和来决定的，用CD4029和CD4025（三NOR）情况大约tw=0.9us（VDD=5V时），如果需要更宽的脉冲分频输出，可以使用单稳延时电路如CD4528/4538来作定时展宽。还有CD4029.pdf 的英文datasheet资料。 |
工商网监
评论