可以看出1bit地址信号的交叉开关需要5个四输入与门和1个五输入或门，总线按照32bit数据（双向）和12bit地址计算，则需要380个四输入与门和76个五输入或门，而且没有一路信号只经过两经门延迟。因此从实现规模和信号延迟上看，这个多路交叉开关都是容易实现的。这个模块在Altera Stratisx1S25 FPGA上验证，其存取速度可以达到100MHz以上。